一種fpga加密的內(nèi)部實現(xiàn)方法
【專利摘要】本發(fā)明涉及通信領(lǐng)域，特別設(shè)計FPGA邏輯設(shè)計領(lǐng)域，具體指一種FPGA加密的內(nèi)部實現(xiàn)方法。本發(fā)明的FPGA內(nèi)部包括解密模塊及功能模塊；其中解密模塊負(fù)責(zé)解密工作，并通過控制信號線與功能模塊相連；解密模塊通過控制信號線控制功能模塊的工作狀態(tài)，當(dāng)解密正確之后，解密模塊開啟功能模塊，使功能模塊正常工作；功能模塊正常工作之后不再進(jìn)行解密驗證。本發(fā)明，能夠保證降低了FPGA的邏輯占用，提高了系統(tǒng)的系統(tǒng)資源利用率；另外本發(fā)明引入配置參數(shù)檢驗，相當(dāng)于二次解密的過程提高了系統(tǒng)加密的安全性。本發(fā)明避免和阻止邏輯代碼在FPGA加載過程被捕獲、分析及復(fù)制的情況，保護(hù)了開發(fā)者的核心技術(shù)，具有廣泛的應(yīng)用前景。
【專利說明】—種FPGA加密的內(nèi)部實現(xiàn)方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FPGA邏輯設(shè)計領(lǐng)域，特別涉及一種FPGA加密實現(xiàn)方法。

【背景技術(shù)】
[0002]TDMoIP是通過IP網(wǎng)絡(luò)來承載TDM業(yè)務(wù)的接入設(shè)備，廣泛用于3G/4G傳輸網(wǎng)絡(luò)中接入2G業(yè)務(wù)，實現(xiàn)2G業(yè)務(wù)的兼容和過渡。CES電路仿真是TDMoIP設(shè)備核心技術(shù)，由于技術(shù)難度非常高，目前全球掌握CES核心技術(shù)的公司只有幾家。研發(fā)公司在研發(fā)的CES方案形成TDMoIP系列產(chǎn)品時，如何保護(hù)核心技術(shù)非常關(guān)鍵。對系統(tǒng)核心技術(shù)進(jìn)行加密也就顯得尤為重要，通過對比分析常規(guī)加密方案，發(fā)現(xiàn)采用的FPGA系統(tǒng)加密及參數(shù)配置方法是保護(hù)系統(tǒng)核心技術(shù)最為有效的方式之一。
[0003]FPGA (Field Programmable Gate Array)現(xiàn)場可編程門陣列是最常用的復(fù)雜通信系統(tǒng)電路開發(fā)方式，CES電路仿真系統(tǒng)通常包含由CPU (Central Processing Unit)中央處理器、SWITCH交換、FPGA現(xiàn)場可編程門陣列，其中CPU主要負(fù)責(zé)數(shù)據(jù)處理、SWITCH主要負(fù)責(zé)上下行數(shù)據(jù)交換、FPGA主要負(fù)責(zé)系統(tǒng)邏輯處理。系統(tǒng)上電時，CPU從外部存儲器FLASH中讀取FPGA邏輯代碼，對FPGA進(jìn)行加載，F(xiàn)PGA正常加載后，系統(tǒng)進(jìn)入正常工作狀態(tài)。而現(xiàn)有技術(shù)很容易在CPU對FPGA加載過程捕獲邏輯代碼，進(jìn)行分析和復(fù)制。
[0004]目前通過外接加密芯片來實現(xiàn)FPGA的加密，被廣泛使用，其原理為:FPGA外接專用加密芯片，如美信DS28E01，當(dāng)系統(tǒng)上電后，DS28E01會產(chǎn)生一個由密鑰、隨機(jī)數(shù)、器件全球唯一識別號及附加數(shù)據(jù)在內(nèi)的HASH運算結(jié)果，即160位的MAC (消息驗證碼)，同時，F(xiàn)PGA內(nèi)部也會同安全存儲器一樣進(jìn)行包含密鑰、隨機(jī)數(shù)、器件識別號及附加數(shù)據(jù)在內(nèi)的HASH計算，并產(chǎn)生一個期望的MAC，然后在FPGA內(nèi)對這兩個MAC進(jìn)行比較，如果一樣，則FPGA認(rèn)為電路“合法”，此時FPGA進(jìn)入正常工作狀態(tài)，運行FPGA配置數(shù)據(jù)中的所有功能；如果兩個MAC不一致，F(xiàn)PGA進(jìn)入非正常狀態(tài)，只執(zhí)行部分功能。這種專用加密芯片采用國際通用算法，實現(xiàn)簡單，目前被廣泛應(yīng)用。
[0005]但是DS28E01不適合CES電路仿真系列產(chǎn)品的參數(shù)配置控制，而且很多時候用戶只希望對FPGA系統(tǒng)工作進(jìn)行加密控制，而不需要對所有運行過程進(jìn)行加密驗證，以降低FPGA邏輯占用，提高系統(tǒng)資源利用率，此時現(xiàn)有的FPGA加密方式就不能很好的滿足上述要求。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的是提供一種FPGA加密的內(nèi)部實現(xiàn)方法，只需要在系統(tǒng)運行前進(jìn)行解密驗證，而當(dāng)解密完成，系統(tǒng)正常工作后，不再進(jìn)行解密驗證，F(xiàn)PGA的邏輯占用少，提高了系統(tǒng)的資源利用率。
[0007]基于上述發(fā)明目的，提供如下技術(shù)方案:
一種FPGA加密的內(nèi)部實現(xiàn)方法，其中FPGA與加密芯片相連接，并將FPGA的加密信息及配置參數(shù)存儲與加密芯片中，通過加密芯片與FPGA相互通信，實現(xiàn)FPGA的密碼匹配及參數(shù)配置。
[0008]其中FPGA內(nèi)部，包括解密模塊及功能模塊，其工作過程為系統(tǒng)上電后，解密模塊的運行指令被加載到FPGA的解密模塊中，在FPGA未完成解密工作時，所有FPGA內(nèi)部的功能模塊處于關(guān)閉狀態(tài)，只有當(dāng)解密模塊解密正確之后有解密模塊發(fā)出一個使能信號，開啟功能模塊，F(xiàn)PGA才進(jìn)入正常工作狀態(tài)，正常工作后，解密模塊不再運行，這樣只是在系統(tǒng)工作的初期進(jìn)行解密驗證，而且只需要解密模塊負(fù)責(zé)解密工作即可，降低了 FPGA的邏輯占用，提高系統(tǒng)資源利用率。
[0009]具體的，F(xiàn)PGA內(nèi)部的功能模塊包括，LIU、El-Deframer /El-Framer、包封裝/包解封裝、100/1000Ethenet接口、PHY接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理以及CPU接口。上述功能模塊均通過使能信號線與FPGA內(nèi)部的解密模塊相連，當(dāng)解密模塊工作解密未完成或者解密不正確時，上述功能模塊都處于關(guān)閉狀態(tài)，只有當(dāng)解密模塊解密正確時，由解密模塊發(fā)送使能信號到上述模塊中，開啟上述模塊，使整個系統(tǒng)正常工作。
[0010]具體的，F(xiàn)PGA內(nèi)部的解密模塊與加密芯片的信號傳輸關(guān)系為:
解密模塊通過SCR_TXC向加密芯片發(fā)送時鐘信號，解密模塊通過C0MM_D0向加密芯片發(fā)送數(shù)據(jù)信號；
相應(yīng)的加密芯片通過C0MM_DI向解密模塊發(fā)送數(shù)據(jù)信號，加密芯片通過SCR_TFS向解密模塊發(fā)送加密數(shù)據(jù)頭，加密芯片還通過SCR_RXD向解密模塊發(fā)送加密數(shù)據(jù)信號；
當(dāng)解密過程成功后解密模塊通過RST-MODE向FPGA內(nèi)部的功能模塊發(fā)出使能信號，開啟各個功能模塊，使之正常工作。
[0011]進(jìn)一步的，F(xiàn)PGA內(nèi)部的解密過程，包含如下步驟:
(I)、系統(tǒng)上電，RESET復(fù)位FPGA與加密芯片；FPGA功能模塊使能RST-MODE為低電平，LIU,El-Deframer /E1-Framer、包封裝 / 包解封裝、100/1000Ethenet 接口、PHY 接口、El 告警接口、CAS信令處理、存儲器管理、全局輸入處理、CPU接口功能模塊處于關(guān)閉復(fù)位狀態(tài)。
[0012](2)、加密模塊根據(jù)外時鐘產(chǎn)生解密時鐘SCR_TXC，并將該時鐘信號傳輸?shù)郊用苄酒?；加密芯片密鑰在解密時鐘SCR_TXC下工作，加密芯片根據(jù)自定義的密鑰多項式，比如說:X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1 結(jié)合產(chǎn)品配置 ID 號，產(chǎn)生加密擾碼SCR_RXD ;(自定義多項式的算法相對與常用的HASH算更加靈活多變，同時結(jié)合產(chǎn)品的配置ID號，作為加密擾碼的計算參數(shù)，巧妙的解決了系統(tǒng)加密及產(chǎn)品參數(shù)識別的雙重功效，同時加強(qiáng)了系統(tǒng)加密的安全性)。
[0013](3)、解密模塊接收由加密芯片所發(fā)出的加密擾碼SCR_RXD，經(jīng)解密多項式X127+X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+l，還原出產(chǎn)品配置 ID ;如果還原出產(chǎn)品配置ID正確，解密處理模塊解密成功，F(xiàn)PGA通過C0MM_D0向加密芯片發(fā)送數(shù)據(jù)請求讀取產(chǎn)品配置信息；如果還原的ID不正確，解密處理模塊解密不成功，F(xiàn)PGA各功能模塊仍處理關(guān)閉復(fù)位狀態(tài)。
[0014](4)、加密芯片通過C0MM_DI向解密模塊發(fā)送產(chǎn)品配置數(shù)據(jù)(配置數(shù)據(jù)包括:E1路數(shù)、工作模式(匯聚/點對點)、時鐘恢復(fù)精度等級、工作寄存器默認(rèn)參數(shù)、產(chǎn)品出廠序列ID)，解密模塊將所接收到的產(chǎn)品配置數(shù)據(jù)與其中存儲的產(chǎn)品配置數(shù)據(jù)進(jìn)行匹配驗證。
[0015](5)、如果產(chǎn)品配置數(shù)據(jù)匹配驗證成功，F(xiàn)PGA功能模塊使能RST-MODE變?yōu)楦唠娖?，開啟FPGA各功能模塊，否則FPGA各功能模塊仍處于關(guān)閉復(fù)位狀態(tài)；產(chǎn)品參數(shù)的配置驗證過程，相當(dāng)于系統(tǒng)二次解密的過程，這樣的方式增加了系統(tǒng)的加密的可靠性，同時也將產(chǎn)品的配置參數(shù)納入系統(tǒng)的解密驗證中，使得針對不同系列的產(chǎn)品的系列知識產(chǎn)權(quán)的保護(hù)找到有效的管理途徑。
[0016](6)、FPGA進(jìn)入正常工作狀態(tài)后，系統(tǒng)不再進(jìn)行解密驗證，解密處理模塊始終保持FPGA各模塊處于開啟工作狀態(tài)。
[0017]進(jìn)一步的，在上述步驟(3)中，在接收由加密芯片所發(fā)出的加密擾碼SCR_RXD之前，解密模塊通過SCR_TFS獲取加密芯片所發(fā)出的加密數(shù)據(jù)頭，并檢測定位加密數(shù)據(jù)頭，定位加密數(shù)據(jù)頭可以更好的確定解密數(shù)據(jù)信息的內(nèi)容，避免加密信息的漏檢和誤檢。
[0018]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果:本發(fā)明提供一種FPGA加密的內(nèi)部實現(xiàn)方法，本發(fā)明的FPGA內(nèi)部包括解密模塊及功能模塊；其中解密模塊負(fù)責(zé)解密工作，并通過控制信號線與功能模塊相連；解密模塊通過控制信號線控制功能模塊的工作狀態(tài)，當(dāng)解密正確之后，解密模塊開啟功能模塊，使功能模塊正常工作；功能模塊正常工作之后不再進(jìn)行解密驗證。本發(fā)明，能夠保證降低了 FPGA的邏輯占用，提高了系統(tǒng)的系統(tǒng)資源利用率；另外本發(fā)明引入配置參數(shù)檢驗，相當(dāng)于二次解密的過程提高了系統(tǒng)加密的安全性。本發(fā)明避免和阻止邏輯代碼在FPGA加載過程被捕獲、分析及復(fù)制的情況，保護(hù)了開發(fā)者的核心技術(shù)，具有廣泛的應(yīng)用前景。
[0019]本發(fā)明的目的是通過加密芯片私有算法加密和參數(shù)配置處理，實現(xiàn)系統(tǒng)加密安全可靠的情況下，可向客戶開放FPGA邏輯代碼，便于設(shè)備的更新維護(hù)和管理，很好解決了 CES電路仿真系列產(chǎn)品知識產(chǎn)權(quán)保護(hù)和參數(shù)配置問題。
[0020]【專利附圖】

【附圖說明】:
圖1為FPGA加密系統(tǒng)的模塊連接示意圖。
[0021]圖2為FPGA加密模塊與加密芯片信號傳輸示意圖。
[0022]圖3為FPGA內(nèi)部加密模塊和功能模塊連接示意圖。
[0023]圖4為FPGA加密流程示意圖。

【具體實施方式】
[0024]下面結(jié)合試驗例及【具體實施方式】對本發(fā)明作進(jìn)一步的詳細(xì)描述。但不應(yīng)將此理解為本發(fā)明上述主題的范圍僅限于以下的實施例，凡基于本
【發(fā)明內(nèi)容】
所實現(xiàn)的技術(shù)均屬于本發(fā)明的范圍。
[0025]本發(fā)明的目的是提供一種FPGA加密的內(nèi)部實現(xiàn)方法，只需要在系統(tǒng)運行前進(jìn)行解密驗證，而當(dāng)解密完成，系統(tǒng)正常工作后，不再進(jìn)行解密驗證，F(xiàn)PGA的邏輯占比小，提高了系統(tǒng)的系統(tǒng)資源利用率。
[0026]一種FPGA加密的內(nèi)部實現(xiàn)方法，如圖1所示:其中FPGA與加密芯片相連接，并將FPGA的加密信息及配置參數(shù)存儲與加密芯片中，通過加密芯片與FPGA相互通信，實現(xiàn)FPGA的密碼匹配及參數(shù)配置。
[0027]其中FPGA內(nèi)部包括解密模塊及功能模塊，其工作過程為系統(tǒng)上電后，解密模塊的運行指令被加載到FPGA的解密模塊中，在FPGA未完成解密工作時，所有FPGA內(nèi)部的功能模塊處于關(guān)閉狀態(tài)，只有當(dāng)解密模塊解密正確之后有解密模塊發(fā)出一個使能信號，開啟功能模塊，F(xiàn)PGA才進(jìn)入正常工作狀態(tài)，正常工作后，解密模塊不再運行，這樣只是在系統(tǒng)工作的初期進(jìn)行解密驗證，而且只需要解密模塊負(fù)責(zé)解密工作即可，降低了 FPGA的邏輯占比，提高系統(tǒng)資源利用率。
[0028]具體的，F(xiàn)PGA內(nèi)部的功能模塊結(jié)構(gòu)，如圖2所示，包括，LIU, El-Deframer /El-Framer、包封裝/包解封裝、100/1000Ethenet接口、PHY接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理、CPU接口。上述功能模塊均通過使能信號線與FPGA內(nèi)部的解密模塊相連，當(dāng)解密模塊工作解密未完成或者解密不正確時，上述功能模塊都處于關(guān)閉狀態(tài)，只有當(dāng)解密模塊解密正確時，由解密模塊發(fā)送使能信號到上述模塊中，開啟上述模塊，使整個系統(tǒng)正常工作。
[0029]具體的，如圖3所示，F(xiàn)PGA內(nèi)部的解密模塊與加密芯片的信號傳輸關(guān)系為: 解密模塊通過SCR_TXC向加密芯片發(fā)送時鐘信號，解密模塊通過C0MM_D0向加密芯片發(fā)送數(shù)據(jù)信號；
相應(yīng)的加密芯片通過C0MM_DI向解密模塊發(fā)送數(shù)據(jù)信號，加密芯片通過SCR_TFS向解密模塊發(fā)送加密數(shù)據(jù)頭，加密芯片還通過SCR_RXD向解密模塊發(fā)送加密數(shù)據(jù)信號；
當(dāng)解密過程成功后解密模塊通過RST-MODE向FPGA內(nèi)部的功能模塊發(fā)出使能信號，開啟各個功能模塊，使之正常工作。
[0030]進(jìn)一步的，F(xiàn)PGA內(nèi)部的解密過程，包含如圖4所示的步驟:
(I)、系統(tǒng)上電，RESET復(fù)位FPGA與加密芯片；FPGA功能模塊使能RST-MODE為低電平，LIU、El-Deframer /El-Framer、包封裝 / 包解封裝、100/1000Ethenet 接口、PHY 接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理、CPU接口等功能模塊處于關(guān)閉復(fù)位狀態(tài)。
[0031](2)、加密模塊根據(jù)外時鐘產(chǎn)生解密時鐘SCR_TXC，并將該時鐘信號傳輸?shù)郊用苄酒?；加密芯片密鑰在解密時鐘SCR_TXC下工作，加密芯片根據(jù)自定義的密鑰多項式，比如說:X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1 結(jié)合產(chǎn)品配置 ID 號，產(chǎn)生加密擾碼SCR_RXD ;(自定義多項式的算法相對與常用的HASH算更加靈活多變，同時結(jié)合產(chǎn)品的配置ID號，作為加密擾碼的計算參數(shù)，巧妙的解決了系統(tǒng)加密及產(chǎn)品參數(shù)識別的雙重功效，同時加強(qiáng)了系統(tǒng)加密的安全性)。
[0032](3)、解密模塊接收由加密芯片所發(fā)出的加密擾碼SCR_RXD，經(jīng)解密多項式X127+X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+l，還原出產(chǎn)品配置 ID ;如果還原出產(chǎn)品配置ID正確，解密處理模塊解密成功，F(xiàn)PGA通過C0MM_D0向加密芯片發(fā)送數(shù)據(jù)請求讀取產(chǎn)品配置信息；如果還原的ID不正確，解密處理模塊解密不成功，F(xiàn)PGA各功能模塊仍處理關(guān)閉復(fù)位狀態(tài)。
[0033](4)、加密芯片通過C0MM_DI向解密模塊發(fā)送產(chǎn)品配置數(shù)據(jù)(配置數(shù)據(jù)包括:E1路數(shù)、工作模式(匯聚/點對點)、時鐘恢復(fù)精度等級、工作寄存器默認(rèn)參數(shù)、產(chǎn)品出廠序列ID)，解密模塊將所接收到的產(chǎn)品配置數(shù)據(jù)與其中存儲的產(chǎn)品配置數(shù)據(jù)進(jìn)行匹配驗證。
[0034](5)、如果產(chǎn)品配置數(shù)據(jù)匹配驗證成功，F(xiàn)PGA功能模塊使能RST-MODE變?yōu)楦唠娖?，開啟FPGA各功能模塊，否則FPGA各功能模塊仍處于關(guān)閉復(fù)位狀態(tài)；產(chǎn)品參數(shù)的配置驗證過程，相當(dāng)于系統(tǒng)二次解密的過程，這樣的方式增加了系統(tǒng)的加密的可靠性，同時也將產(chǎn)品的配置參數(shù)納入系統(tǒng)的解密驗證中，使得針對不同系列的產(chǎn)品的系列知識產(chǎn)權(quán)的保護(hù)找到有效的管理途徑。
[0035](6)、FPGA進(jìn)入正常工作狀態(tài)后，系統(tǒng)不再進(jìn)行解密驗證，解密處理模塊始終保持FPGA各模塊處于開啟工作狀態(tài)。
[0036]進(jìn)一步的，在上述步驟(3)中，在接收由加密芯片所發(fā)出的加密擾碼SCR_RXD之前，解密模塊通過SCR_TFS獲取加密芯片所發(fā)出的加密數(shù)據(jù)頭，并檢測定位加密數(shù)據(jù)頭，定位加密數(shù)據(jù)頭可以更好的確定解密數(shù)據(jù)信息的內(nèi)容，避免加密信息的漏檢和誤檢。
[0037]本發(fā)明提供一種FPGA加密的內(nèi)部實現(xiàn)方法，本發(fā)明的FPGA內(nèi)部包括解密模塊及功能模塊；其中解密模塊負(fù)責(zé)解密工作，并通過控制信號線與功能模塊相連；解密模塊通過控制信號線控制功能模塊的工作狀態(tài)，當(dāng)解密正確之后，解密模塊開啟功能模塊，使功能模塊正常工作；功能模塊正常工作之后不再進(jìn)行解密驗證。本發(fā)明，能夠保證降低了 FPGA的邏輯占比，提高了系統(tǒng)的系統(tǒng)資源利用率；另外本發(fā)明引入配置參數(shù)檢驗，相當(dāng)于二次解密的過程提高了系統(tǒng)加密的安全性。本發(fā)明避免和阻止邏輯代碼在FPGA加載過程被捕獲、分析及復(fù)制的情況，保護(hù)了開發(fā)者的核心技術(shù)，具有廣泛的應(yīng)用前景。
【權(quán)利要求】
1.一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，F(xiàn)PGA內(nèi)部包括解密模塊及功能模塊； 解密模塊通過使能控制信號線與功能模塊相連； 系統(tǒng)上電后，解密模塊通使能過控制信號線關(guān)閉功能模塊，使FPGA的功能模塊處于復(fù)位的狀態(tài)中； 當(dāng)解密模塊解密正確之后，由解密模塊通過使能控制信號線發(fā)出一個使能信號，開啟功能模塊，使功能模塊正常工作； 功能模塊正常工作之后不再進(jìn)行解密驗證。
2.如權(quán)利要求1所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，F(xiàn)PGA內(nèi)部的功能模塊包括，LIU、El-Deframer /El-Framer、包封裝、包解封裝、100/1000Ethenet 接口、PHY 接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理以及CPU接口 ；上述功能模塊均通過使能控制信號線與FPGA內(nèi)部的解密模塊相連。
3.如權(quán)利要求1所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，F(xiàn)PGA內(nèi)部的解密模塊與加密芯片的信號控制關(guān)系為: 解密模塊通過SCR_TXC信號向加密芯片發(fā)送時鐘信號，解密模塊通過C0MM_D0向加密芯片發(fā)送數(shù)據(jù)信號； 相應(yīng)的加密芯片通過C0MM_DI向解密模塊發(fā)送數(shù)據(jù)信號，加密芯片通過SCR_TFS向解密模塊發(fā)送加密數(shù)據(jù)頭，加密芯片還通過SCR_RXD向解密模塊發(fā)送加密數(shù)據(jù)信號； 當(dāng)解密過程成功后解密模塊通過RST-MODE向FPGA內(nèi)部的功能模塊發(fā)出使能信號，開啟各個功能模塊，使各個功能模塊正常工作。
4.如權(quán)利要求3所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，所述外部加密芯片為 CPLD。
5.如權(quán)利要求1至4之一所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，F(xiàn)PGA的加密實現(xiàn)，包括以下步驟: (1)、系統(tǒng)上電，RESET復(fù)位FPGA和加密芯片，F(xiàn)PGA內(nèi)部加密模塊發(fā)出使能控制信號關(guān)閉FPGA內(nèi)部的功能模塊； (2)、加密模塊根據(jù)外時鐘產(chǎn)生解密時鐘SCR_TXC，并將該時鐘信號傳輸?shù)郊用苄酒?，加密芯片根?jù)加密算法產(chǎn)生加密擾碼SCR_RXD ； (3)、解密模塊接收由加密芯片所發(fā)出的加密擾碼SCR_RXD，進(jìn)行解密驗證；如果解密正確，解密模塊通過C0MM_D0向加密芯片發(fā)送數(shù)據(jù)請求讀取產(chǎn)品配置信息；如果解密不正確，各功能模塊仍處理關(guān)閉復(fù)位狀態(tài)； (4)、加密芯片通過C0MM_DI向解密模塊發(fā)送產(chǎn)品配置數(shù)據(jù)，進(jìn)行產(chǎn)品配置匹配驗證； (5)如產(chǎn)品配置數(shù)據(jù)匹配驗證成功；解密模塊發(fā)出使能信號開啟功能模塊；否則各個功能模塊處于關(guān)閉狀態(tài)； (6)、FPGA進(jìn)入正常工作狀態(tài)后，系統(tǒng)不再進(jìn)行解密驗證，解密處理模塊始終保持FPGA各模塊處于開啟工作狀態(tài)。
6.如權(quán)利要求5所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，所述步驟(I)中，F(xiàn)PGA功能模塊使能信號RST-MODE為低電平。
7.如權(quán)利要求5所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，所述步驟(2)中，力口密芯片的加密算法為自定義多項式。
8.如權(quán)利要求5所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，所述步驟(2)中加密擾碼SCR_RXD的計算參數(shù)包括產(chǎn)品配置ID號。
9.如權(quán)利要求5所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，所述步驟(4)和(5)中配置數(shù)據(jù)包括，El路數(shù)、工作模式、時鐘恢復(fù)精度等級、工作寄存器默認(rèn)參數(shù)以及產(chǎn)品出廠序列ID。
10.如權(quán)利要求5所述的一種FPGA加密的內(nèi)部實現(xiàn)方法，其特征是，所述步驟(6)中，驗證成功后，F(xiàn)PGA功能模塊使能信號RST-MODE為高電平。
【文檔編號】G06F21/72GK104408382SQ201410600543
【公開日】2015年3月11日 申請日期:2014年10月31日 優(yōu)先權(quán)日:2014年10月31日
【發(fā)明者】胡強(qiáng), 劉思卓 申請人:成都朗銳芯科技發(fā)展有限公司