一種便于主板VR Debug測試的設(shè)計(jì)方法
【專利摘要】本發(fā)明提供一種便于主板VR?Debug測試的設(shè)計(jì)方法，屬于服務(wù)器供電領(lǐng)域，本發(fā)明在主板的EVT階段，將每組VR輸入端電流路徑上串聯(lián)sense電阻，在輸出端電流路徑上預(yù)留出GAP。在主板Debug時(shí)，只需將CAP用焊錫連起來即可實(shí)現(xiàn)通電，保證主板VR在debug時(shí)，逐個(gè)VR確認(rèn)，最終完成所有VR的功能確認(rèn)，防止Debug時(shí)，因某組VR存在設(shè)計(jì)問題，造成線路燒壞的風(fēng)險(xiǎn)。
【專利說明】—種便于主板VR Debug測試的設(shè)計(jì)方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及服務(wù)器供電領(lǐng)域，涉及一種便于主板VR Debug測試的設(shè)計(jì)方法，提高主板VR Debug測試的準(zhǔn)確性和Debug效率。

【背景技術(shù)】
[0002]在當(dāng)前服務(wù)器主板上，包含CPU、內(nèi)存、南橋單元、網(wǎng)絡(luò)單元、BMC單元、SAS控制器等功能模塊。這些功能單元在主板系統(tǒng)中，通過供電網(wǎng)絡(luò)、信號線、數(shù)據(jù)線、控制線，組成一個(gè)有機(jī)整體，每個(gè)功能單元都需要有相應(yīng)的供電電壓來維持其正常穩(wěn)定的工作。正確穩(wěn)定的供電，是保證主板各個(gè)功能單元穩(wěn)定工作的前提條件。但在實(shí)際主板的VR之間，一般都是相互關(guān)聯(lián)影響的。
[0003]比如:主板上的BMC單元所需的P3V3_STBY是由PSU的P5V_STBY轉(zhuǎn)出，南橋芯片所需要的1.1V待機(jī)供電電壓，是由P3V3_STBY轉(zhuǎn)出來。在主板上針對VR:P3V3_STBY進(jìn)行拉載量測時(shí)(比如，拉載3A負(fù)載電流，此時(shí)，BMC也在吃P3V3_STBY)，實(shí)際針對VR:P3V3_STBY的拉載電流=3A+BMC所吃的電流。這樣就造成VR實(shí)際量測的偏差。因此，在主板VR的設(shè)計(jì)之初，需要將VR測試的便利性和準(zhǔn)確性考慮進(jìn)來，以提升VR測試的效率和精度。


【發(fā)明內(nèi)容】

[0004]為確保VR設(shè)計(jì)的準(zhǔn)確性，提升VR測試的效率，本文提出一種便于主板VR Debug測試的設(shè)計(jì)方法。
[0005]本發(fā)明提出一種便于主板VR Debug測試的設(shè)計(jì)方法。主要思想是:通過在VR的輸入端電流路徑上串聯(lián)sense電阻，在輸出端電流路徑上預(yù)留GAP (即:將PCB上電流路徑切斷，在切斷的電流路徑兩端裸露出銅箔)，來提高主板VR Debug測試的準(zhǔn)確性和Debug效率。
[0006]在VR輸入端的電流路徑上，串聯(lián)sense電阻，可以量測sense電阻兩端的電壓來確定VR的輸入電流，便于VR轉(zhuǎn)換效率的量測，提高效率量測的準(zhǔn)確性；在VR輸出端的電流路徑上，預(yù)留GAP，保證在VR拉載測試時(shí)，不受下一級VR的影響(即:VR的輸出，作為下一級VR的輸入)，提高VR拉載測試的準(zhǔn)確性。
[0007]在主板Debug時(shí),只需將CAP用焊錫連起來即可實(shí)現(xiàn)通電,保證主板VR在debug時(shí)，逐個(gè)VR確認(rèn)，最終完成所有VR的功能確認(rèn)，防止Debug時(shí)，因某組VR存在設(shè)計(jì)問題，造成線路燒壞的風(fēng)險(xiǎn)。
[0008]I)、在量測VR轉(zhuǎn)換效率時(shí):
在GAP的左邊焊接負(fù)載線，用電子負(fù)載拉載電流1，對應(yīng)的輸入端電流，可通過精密萬用表量測sense電阻(阻值為:Rsense)兩端電壓:Vsense測，VR輸入電流:Isense=Vsense/Rsense
即可方便準(zhǔn)確的量測出該負(fù)載條件下，VR的轉(zhuǎn)換效率。
[0009]2)、在量測VR在滿載或中載、輕載條件下，電壓的ripple: 在GAP的左邊焊接負(fù)載線，用電子負(fù)載拉載電流1，將示波器信號探頭接在GAP銅箔附近，即可準(zhǔn)確地量測出:負(fù)載電流為1條件下，電壓的ripple。
[0010]同時(shí)，在主板Debug時(shí)，只需將GAP用焊錫連起來即可實(shí)現(xiàn)通電。保證主板VR在debug時(shí),逐個(gè)VR確認(rèn),最終完成所有VR的功能確認(rèn)，防止Debug時(shí)，出現(xiàn)線路燒壞的風(fēng)險(xiǎn)。[0011 ] 為通常服務(wù)器主板上，各功能單元VR的布局情況。在主板EVT開機(jī)Debug過程中，在設(shè)計(jì)之初，將每組VR的輸入端串聯(lián)sense電阻，在VR輸出電流路徑上，預(yù)留出GAP。按照主板的上電時(shí)序，來對主板上的VR逐個(gè)進(jìn)行Debug，每調(diào)通一組VR，將該組VR輸出端的GAP用焊錫連上，再進(jìn)行下一級VR的Debug，直至完成主板所有VR的Debug，實(shí)現(xiàn)開機(jī)。

【專利附圖】

【附圖說明】
[0012]圖1是單組VR的電流路徑示意圖。
[0013]圖2是通常服務(wù)器主板上各功能單元VR的布局情況圖。

【具體實(shí)施方式】
[0014]下面根據(jù)附圖對本發(fā)明作進(jìn)一步說明。
[0015]在圖1中，輸入端電流路徑上串聯(lián)一顆sense電阻，經(jīng)VR轉(zhuǎn)換后，輸出電壓，在輸出電流路徑上預(yù)留GAP (圖1右邊方框標(biāo)識(shí)位置)。
[0016]如圖2所示:為通常服務(wù)器主板上，各功能單元VR的布局情況。在主板EVT開機(jī)Debug過程中，在設(shè)計(jì)之初，將每組VR的輸入端串聯(lián)sense電阻，在VR輸出電流路徑上，預(yù)留出GAP。按照主板的上電時(shí)序，來對主板上的VR逐個(gè)進(jìn)行Debug，每調(diào)通一組VR，將該組VR輸出端的GAP用焊錫連上，再進(jìn)行下一級VR的Debug，直至完成主板所有VR的Debug，實(shí)現(xiàn)開機(jī)。
[0017]為清楚的說明該設(shè)計(jì)方法的實(shí)現(xiàn)情況，以下是本文設(shè)計(jì)方法的實(shí)現(xiàn)及應(yīng)用步驟。具體如下:
1)、在主板的VR線路設(shè)計(jì)時(shí)，在外圍VR(主板上除去CPU、內(nèi)存VR之外的電壓轉(zhuǎn)換線路)根據(jù)不同VR設(shè)計(jì)的輸入電流選擇合適的sense電阻,sense電阻一般選在5mohm左右，sense電阻的額定電流必須大于VR設(shè)計(jì)的輸入電流；
2)、在VR的輸出電流路徑(為VR線路輸出電容到吃電端之間的銅箔)，預(yù)留一個(gè)GAP，pcb設(shè)計(jì)時(shí)，GAP的銅箔寬度按照1z銅箔厚度，40mil/a計(jì)算確定；
3 )、在主板EVT Debug測試階段，按照主板上電時(shí)序，將VR的輸出端的GAP用焊錫連上，通電逐個(gè)調(diào)試，直至開機(jī)；
4)、在主板PVT階段，可將sense電阻和GAP拿掉，輸入sense電阻位置和輸出GAP位置直接鋪設(shè)銅箔即可。
[0018]按照以上的步驟，通過采用本文提出的設(shè)計(jì)方法，即可提高主板VR的測試準(zhǔn)確性，加快Debug進(jìn)度。
[0019]名詞解釋:
VR:Voltage Regulat1n,即電壓轉(zhuǎn)換線路,實(shí)現(xiàn)將一種電壓轉(zhuǎn)換為另一種直流電壓。
【權(quán)利要求】
1.一種便于主板VR Debug測試的設(shè)計(jì)方法，其特征在于 在主板的EVT階段，將每組VR輸入端電流路徑上串聯(lián)sense電阻，在輸出端電流路徑上預(yù)留出GAP，在主板Debug時(shí)，只需將CAP用焊錫連起來即可實(shí)現(xiàn)通電，保證主板VR在debug時(shí)，逐個(gè)VR確認(rèn)，最終完成所有VR的功能確認(rèn)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于 在VR輸入端的電流路徑上，串聯(lián)sense電阻，可以量測sense電阻兩端的電壓來確定VR的輸入電流；在VR輸出端的電流路徑上，預(yù)留GAP，保證在VR拉載測試時(shí)，不受下一級VR的影響。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，具體步驟為: 1)、在主板的VR線路設(shè)計(jì)時(shí)，在外圍VR根據(jù)不同VR設(shè)計(jì)的輸入電流選擇合適的sense電阻，sense電阻一般選在5mohm左右，sense電阻的額定電流大于VR設(shè)計(jì)的輸入電流； 2)、在VR的輸出電流路徑，預(yù)留一個(gè)GAP，pcb設(shè)計(jì)時(shí)，GAP的銅箔寬度按照1z銅箔厚度，40mil/a計(jì)算確定； 3 )、在主板EVT Debug測試階段，按照主板上電時(shí)序，將VR的輸出端的GAP用焊錫連上，通電逐個(gè)調(diào)試，直至開機(jī)； 4)、在主板PVT階段，可將sense電阻和GAP拿掉，輸入sense電阻位置和輸出GAP位置直接鋪設(shè)銅箔即可。
【文檔編號】G06F11/26GK104199758SQ201410471073
【公開日】2014年12月10日 申請日期:2014年9月16日 優(yōu)先權(quán)日:2014年9月16日
【發(fā)明者】羅嗣恒, 孫輝 申請人:浪潮電子信息產(chǎn)業(yè)股份有限公司