一種數(shù)據(jù)處理方法、處理器及數(shù)據(jù)處理設(shè)備的制作方法
【專利摘要】本申請公開了一種數(shù)據(jù)處理方法、處理器及數(shù)據(jù)處理設(shè)備。該方法包括：仲裁器向第一處理電路發(fā)送數(shù)據(jù)D(a,1)；第一處理電路通過對數(shù)據(jù)D(a,1)處理得到數(shù)據(jù)D(1,2)，第一處理電路是m個處理電路中的一個處理電路；第一處理電路向第二處理電路發(fā)送數(shù)據(jù)D(1,2)；第二處理電路至第m處理電路分別對接收到的數(shù)據(jù)進行處理；仲裁器接收第m處理電路發(fā)送的數(shù)據(jù)D(m,a)，仲裁器及m個處理電路是處理器中的部件，處理器還包括第m+1處理電路，第一處理電路至第m+1處理電路中的每個處理電路能夠接收仲裁器發(fā)送的第一待處理數(shù)據(jù)，并對第一待處理數(shù)據(jù)進行處理。上述方案有助于提高數(shù)據(jù)處理的效率。
【專利說明】一種數(shù)據(jù)處理方法、處理器及數(shù)據(jù)處理設(shè)備
【技術(shù)領(lǐng)域】
[0001]本申請 涉及通信【技術(shù)領(lǐng)域】，特別涉及一種數(shù)據(jù)處理方法、處理器及數(shù)據(jù)處理設(shè)備?！颈尘凹夹g(shù)】
[0002]現(xiàn)有技術(shù)中，網(wǎng)絡(luò)處理器可以采用流水線架構(gòu)。Marvell公司的HX300系列網(wǎng)絡(luò)處理器采用了可編程流水線架構(gòu)。這種架構(gòu)可以看作是類似汽車生產(chǎn)過程中的流水線。HX300系列網(wǎng)絡(luò)處理器包括多個核(英文:COre)。多個core被分成N組，不同的組之間以流水線的方式被稱合。流水線上每個core只完成部分功能,多個core通過配合完成所有功能。例如第一個core執(zhí)行包頭解析,第二 core執(zhí)行多協(xié)議標記交換(英文multiprotocol labelswitching,簡稱:MPLS)協(xié)議,第三個core執(zhí)行查找訪問控制列表(英文:access controllist,簡稱:ACL)。這樣，每個core只執(zhí)行部分功能。每個core對應(yīng)一段微碼。對多個core對應(yīng)的多段微碼進行整合以得到完整的微碼。在處理器核之間可以包含多個引擎訪問點(Engine Access Point ；EAP)單元,用來完成查表操作。如圖1所示。上述技術(shù)方案中，處理器對數(shù)據(jù)進行處理的效率較低。

【發(fā)明內(nèi)容】

[0003]本申請實施例提供數(shù)據(jù)處理方法及處理器，有助于提高處理器對數(shù)據(jù)進行處理的效率。
[0004]第一方面，提供了一種數(shù)據(jù)處理方法，包括:
[0005]仲裁器向第一處理電路發(fā)送數(shù)據(jù)D(“ ；所述第一處理電路通過對所述數(shù)據(jù)D(a，D進行處理得到數(shù)據(jù)D(1，2)，所述第一處理電路是m個處理電路中的一個處理電路，所述m個處理電路包括所述第一處理電路至第m處理電路；所述第一處理電路向第二處理電路發(fā)送所述數(shù)據(jù)D(1，2);所述第二處理電路至所述第m處理電路分別對接收到的數(shù)據(jù)進行處理，其中，第i處理電路通過對第i_l處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)并且所述第i處理電路向第i+Ι處理電路發(fā)送所述數(shù)據(jù)D(i，i+1);所述仲裁器接收所述第m處理電路發(fā)送的數(shù)據(jù)D(m，a)，m為大于I的整數(shù)，所述仲裁器以及所述第一處理電路至所述第m處理電路是處理器中的部件，所述處理器還包括第m+1處理電路，所述第一處理電路至所述第m+1處理電路中的每個處理電路能夠接收所述仲裁器發(fā)送的第一待處理數(shù)據(jù)，并且對所述第一待處理數(shù)據(jù)進行處理。
[0006]結(jié)合第一方面，在第一方面的第一種可能的實現(xiàn)方式中，所述方法還包括:
[0007]第X處理電路向所述第m+1處理電路發(fā)送數(shù)據(jù)D(x，m+1)，所述數(shù)據(jù)D(x，m+1)等于數(shù)據(jù)D(x,x+1)，所述數(shù)據(jù)D(x，x+1)為所述第X處理電路對第x-1處理電路提供的數(shù)據(jù)D0^x)進行處理得到的，所述第X處理電路是所述第一處理電路至第m-Ι處理電路中的一個處理電路。
[0008]結(jié)合第一方面的第一種可能的實現(xiàn)方式，在第一方面的第二種可能的實現(xiàn)方式中，在所述第X處理電路向所述第m+1處理電路發(fā)送數(shù)據(jù)D(x，m+1)之后，所述方法還包括:所述第m+1處理電路通過對所述數(shù)據(jù)D(x，m+1)進行處理得到數(shù)據(jù)D(m+1，y);所述第m+1處理電路向第I處理電路發(fā)送所述數(shù)據(jù)D(m+1，y)，所述第y處理電路為第x+2處理電路至所述第m處理電路中的一個處理電路或者所述仲裁器。
[0009]結(jié)合第一方面的第二種可能的實現(xiàn)方式，在第一方面的第三種可能的實現(xiàn)方式中，所述方法還包括:所述第I處理電路接收所述數(shù)據(jù)D(m+1，y)，所述第y處理電路為所述第x+2處理電路至所述第m處理電路中的一個處理電路；所述第y處理電路通過對所述數(shù)據(jù)D(ffl+1,y)以及數(shù)據(jù)D(y_i，y)進行整合得到整合后的數(shù)據(jù)；其中，所述數(shù)據(jù)D(y_i，y)為第y-Ι處理電路提供的數(shù)據(jù)；所述第I處理電路通過對所述整合后的數(shù)據(jù)進行處理得到第D(y，y+1)數(shù)據(jù)；所述第I處理電路向第y+Ι處理電路或者所述仲裁器發(fā)送所述數(shù)據(jù)D(y，y+1)。
[0010]結(jié)合第一方面的第三種可能的實現(xiàn)方式，在第一方面的第四種可能的實現(xiàn)方式中，所述第y處理電路通過對所述數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D(y_i，y)進行整合得到整合后的數(shù)據(jù)，具體包括:
[0011]所述第y處理電路僅保留所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D(y_i，y)中的一個；或
[0012]所述第y處理電路將所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D(y_liy)按域?qū)R，在每個域，選擇所述數(shù)據(jù)D(m+1，y)或所述數(shù)據(jù)D(y_liy)在所述每個域的數(shù)據(jù)，形成所述整合后的數(shù)據(jù)。 [0013]結(jié)合第一方面或第一方面的第一種可能的實現(xiàn)方式至第一方面的第四種可能的實現(xiàn)方式中的任意一種，在第一方面的第五種可能的實現(xiàn)方式中，所述第一處理電路至所述第m處理電路中的每兩個處理電路第P處理電路和第q處理電路，第P處理電路的輸出端與第q處理電路的輸入端之間存在連接，第q處理電路的輸出端與第P處理電路的輸入端之間不存在連接，P小于q。
[0014]第二方面，提供了一種處理器，包括:
[0015]仲裁器；m個處理電路，包括第一處理電路至第m處理電路，所述m個處理電路分別與所述仲裁器耦合;m為大于I的整數(shù)；第!11+1個處理電路，與所述仲裁器耦合，所述第一處理電路至所述第m+1處理電路中的每個處理電路能夠接收所述仲裁器發(fā)送的第一待處理數(shù)據(jù)，并且對所述第一待處理數(shù)據(jù)進行處理；其中，所述仲裁器用于向所述第一處理電路發(fā)送數(shù)據(jù)0(&1);所述第一處理電路用于對所述數(shù)據(jù)Dfel)進行處理得到數(shù)據(jù)D(1，2)，并向第二處理電路發(fā)送所述數(shù)據(jù)0(1，2);所述第二處理電路至所述第m處理電路分別用于對接收到的數(shù)據(jù)進行處理，其中，第i處理電路用于對第i_l處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)并且所述第i處理電路，并向第i+Ι處理電路發(fā)送所述數(shù)據(jù)D(i，i+1);所述仲裁器還用于接收所述第m處理電路發(fā)送的數(shù)據(jù)D(m，a)。
[0016]結(jié)合第二方面，在第二方面的第一種可能的實現(xiàn)方式中，
[0017]第X處理電路用于向所述第m+1處理電路發(fā)送數(shù)據(jù)D(x，m+1)，所述數(shù)據(jù)D(x，m+1)等于數(shù)據(jù)D(x，x+1)，所述數(shù)據(jù)D(x，x+1)為所述第X處理電路對第x-1處理電路提供的數(shù)據(jù)D0^x)進行處理得到的，所述第X處理電路是所述第一處理電路至第m-Ι處理電路中的一個處理電路。
[0018]結(jié)合第二方面的第一種可能的實現(xiàn)方式，在第二方面的第二種可能的實現(xiàn)方式中，所述第m+1處理電路用于對所述數(shù)據(jù)D(x，m+1)進行處理得到數(shù)據(jù)D(m+1，y);并向第y處理電路發(fā)送所述數(shù)據(jù)D(m+1，y)，所述第y處理電路為第x+2處理電路至所述第m處理電路中的一個處理電路或者所述仲裁器。
[0019]結(jié)合第二方面的第二種可能的實現(xiàn)方式，在第二方面的第三種可能的實現(xiàn)方式中，當(dāng)所述第y處理電路為所述第χ+2處理電路至所述第m處理電路中的一個處理電路時；所述第I處理電路還用于:接收所述數(shù)據(jù)D(m+1，y)，對所述數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D^y)進行整合得到整合后的數(shù)據(jù)；其中，所述數(shù)據(jù)D(y_liy)為第y-Ι處理電路提供的數(shù)據(jù)；并對所述整合后的數(shù)據(jù)進行處理得到第D(y，y+1)數(shù)據(jù)；向第y+Ι處理電路或者所述仲裁器發(fā)送所述數(shù)據(jù)
D(y’y+1)。
[0020]結(jié)合第二方面的第三種可能的實現(xiàn)方式，在第二方面的第四種可能的實現(xiàn)方式中，所述第I處理電路具體用于:僅保留所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D^y)中的一個；或
[0021]將所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D(y_i，y)按域?qū)R，在每個域，選擇所述數(shù)據(jù)D(m+1，y)或所述數(shù)據(jù)D(y_liy)在所述每個域的數(shù)據(jù)，形成所述整合后的數(shù)據(jù)。
[0022]結(jié)合第二方面或第二方面的第一種可能的實現(xiàn)方式至第二方面的第四種可能的實現(xiàn)方式中的任意一種，在第二方面的第五種可能的實現(xiàn)方式中，所述第一處理電路至所述第m處理電路中的每兩個處理電路第P處理電路和第q處理電路，第P處理電路的輸出端與第q處理電路的輸入端之間存在連接，第q處理電路的輸出端與第P處理電路的輸入端之間不存在連接，P小于q。
[0023]第三方面，提供了一種數(shù) 據(jù)處理設(shè)備，包括:
[0024]接收器，用于接收第一數(shù)據(jù)；
[0025]第二方面或第二方面的第一種可能的實現(xiàn)方式至第二方面的第五種可能的實現(xiàn)方式中任意一種所述的處理器，用于通過對所述第一數(shù)據(jù)進行處理得到第二數(shù)據(jù)；
[0026]發(fā)送器，用于發(fā)送所述第二數(shù)據(jù)。
[0027]本申請有益效果如下:
[0028]在本申請實施例中，仲裁器向第一處理電路發(fā)送數(shù)據(jù)D(a，D。第一處理電路通過對數(shù)據(jù)Dfel)進行處理得到數(shù)據(jù)D(1，2)。第一處理電路是m個處理電路中的一個處理電路。m個處理電路包括第一處理電路至第m處理電路。第一處理電路向第二處理電路發(fā)送數(shù)據(jù)D(1,2)0第二處理電路至第m處理電路分別對接收到的數(shù)據(jù)進行處理。其中，第i處理電路通過對第i_l處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)并且第i處理電路向第i+Ι處理電路發(fā)送數(shù)據(jù)D(i，i+1)。仲裁器接收第m處理電路發(fā)送的數(shù)據(jù)D(m，a)。m為大于I的整數(shù)。仲裁器以及第一處理電路至第m處理電路是處理器中的部件。處理器還包括第m+1處理電路。第一處理電路至第m+1處理電路中的每個處理電路能夠接收仲裁器發(fā)送的第一待處理數(shù)據(jù)，并且對第一待處理數(shù)據(jù)進行處理。因此，當(dāng)包含m+1個處理電路的處理器中的m個處理電路能夠完成對數(shù)據(jù)的處理時，數(shù)據(jù)的處理過程只需要包括m級流水線。也就是說，m個處理電路分別對接收到的數(shù)據(jù)進行處理后，第m個處理電路將處理后的數(shù)據(jù)輸出至仲裁器?，F(xiàn)有技術(shù)中，包含m+1個處理電路的處理器對數(shù)據(jù)進行處理時，數(shù)據(jù)的處理過程需要包括m+1級流水線。也就是說，現(xiàn)有技術(shù)中，m+1個處理電路分別對接收到的數(shù)據(jù)進行處理后，第m+1個處理電路將處理后的數(shù)據(jù)輸出至仲裁器。因此，本申請實施例中的數(shù)據(jù)處理方法可以降低數(shù)據(jù)處理的時延，提高數(shù)據(jù)處理的效率。
【專利附圖】

【附圖說明】
[0029]圖1為現(xiàn)有技術(shù)中采用流水線架構(gòu)的網(wǎng)絡(luò)處理器的結(jié)構(gòu)示意圖；
[0030]圖2為本申請實施例提供的處理器的結(jié)構(gòu)示意圖；[0031]圖3a-圖3b為本申請實施例中的流水線的結(jié)構(gòu)示意圖；
[0032]圖4a-圖4b為本申請實施例中的整合數(shù)據(jù)的示意圖；
[0033]圖5為本申請實施例中的處理電路的一個具體示例的結(jié)構(gòu)圖；
[0034]圖6為本申請實施例中的環(huán)回處理的示意圖；
[0035]圖7為本申請實施例中的數(shù)據(jù)處理方法的流程圖。
【具體實施方式】
[0036]本申請實施例提供一種一種數(shù)據(jù)處理方法及處理器，用以解決現(xiàn)有技術(shù)中存在的流水線固定而導(dǎo)致數(shù)據(jù)處理的時延較大的問題。
[0037]本申請實施例中的技術(shù)方案為解決上述的技術(shù)問題，總體思路如下:
[0038]在本申請實施例中，仲裁器向第一處理電路發(fā)送數(shù)據(jù)D(a，D。第一處理電路通過對數(shù)據(jù)D(a，D進行處理得到數(shù)據(jù)D(1，2)。第一處理電路是m個處理電路中的一個處理電路。m個處理電路包括第一處理電路至第m處理電路。第一處理電路向第二處理電路發(fā)送數(shù)據(jù)D(1,2)0第二處理電路至第m處理電路分別對接收到的數(shù)據(jù)進行處理。其中，第i處理電路通過對第i_l處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)并且第i處理電路向第i+Ι處理電路發(fā)送數(shù)據(jù)D(i，i+1)。仲裁器接收第m處理電路發(fā)送的數(shù)據(jù)D(m，a)。m為大于I的整數(shù)。仲裁器以及第一處理電路至第m處理電路是處理器中的部件。處理器還包括第m+1處理電路。第一處理電路至第m+1處理電路中的每個處理電路能夠接收仲裁器發(fā)送的第一待處理數(shù)據(jù)。并且對第一待處理數(shù)據(jù)進行處理。因此，當(dāng)包含m+1個處理電路的處理器中的m個處理電路能夠完成對數(shù)據(jù)的處理時，數(shù)據(jù)的處理過程只需要包括m級流水線。也就是說，m個處理電路分別對接收到的數(shù)據(jù)進行處理后，第m個處理電路將處理后的數(shù)據(jù)輸出至仲裁器。現(xiàn)有技術(shù)中，包含m+1個處理電路的處理器對數(shù)據(jù)進行處理時，數(shù)據(jù)的處理過程需要包括m+1級流水線。也就是說，現(xiàn)有技術(shù)中，m+1個處理電路分別對接收到的數(shù)據(jù)進行處理后，第m+1個處理電路將處理后的數(shù)據(jù)輸出至仲裁器。因此，本申請實施例中的數(shù)據(jù)處理方法可以降低數(shù)據(jù)處理的時延，提高數(shù)據(jù)處理的效率。
[0039]為使本申請實施例的目的、技術(shù)方案和優(yōu)點更加清楚,下面將結(jié)合本申請實施例中的附圖，對本申請實施例中的技術(shù)方案進行清楚地描述，顯然，所描述的實施例是本申請一部分實施例，而不是全部的實施例?；诒旧暾堉械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本申請保護的范圍。
[0040]圖2為一個處理器的結(jié)構(gòu)示意圖。該處理器具體例如是網(wǎng)絡(luò)處理器，也可以是中央處理器(英文:central processing unit,簡稱:CPU)。該處理器包括:仲裁器、m個處理電路以及第m+1個處理電路。m個處理電路包括第一處理電路至第m處理電路。m個處理電路分別與該仲裁器耦合。m為大于I的整數(shù)。第m+1個處理電路與該仲裁器耦合。第一處理電路至第m+1處理電路中的每個處理電路能夠接收仲裁器發(fā)送的第一待處理數(shù)據(jù)，并且對第一待處理數(shù)據(jù)進行處理。
[0041]需要說明的是，“第一待處理數(shù)據(jù)”用于泛指待處理數(shù)據(jù)。本申請并不限定第一處理電路至第m+1處理電路中的每個處理電路能夠接收到的數(shù)據(jù)必須相同。
[0042]需要說明的是，如無相反的說明，本申請中的數(shù)據(jù)D(x1，x2)是指Xl向x2提供的數(shù)據(jù)。當(dāng)xl或者x2等于a時，xl或者x2是指仲裁器(英文:arbiter,簡稱:a)。當(dāng)xl或者x2等于某個數(shù)字或者用于表示數(shù)字的符號時，xl或者x2是指該數(shù)字或者該符號對應(yīng)的處理電路。例如，當(dāng)xl或者x2等于I時,xl或者x2是指第一處理電路。當(dāng)xl或者x2等于m時，xl或者x2是指第m處理電路。
[0043]需要指出的是，本申請中的數(shù)據(jù)D(m，m+1)不是指第m處理電路向第m+1處理電路提供的數(shù)據(jù)，而是指第m處理電路向仲裁器提供的數(shù)據(jù)。也就是說，數(shù)據(jù)D(m，m+1)是指數(shù)據(jù)0(1^)。
[0044]其中，當(dāng)仲裁器獲得數(shù)據(jù)時，例如獲得數(shù)據(jù)0(+1)，仲裁器用于向第一處理電路發(fā)送數(shù)據(jù)Dy);第一處理電路用于對數(shù)據(jù)D(a，D進行處理得到數(shù)據(jù)D(1，2)，并向第二處理電路發(fā)送數(shù)據(jù)D(1，2);第二處理電路至第m處理電路分別用于對接收到的數(shù)據(jù)進行處理。其中，第i處理電路用于對第i_l處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)，并向第i+Ι處理電路發(fā)送數(shù)據(jù)D(i，i+1)。仲裁器還用于接收第m處理電路發(fā)送的數(shù)據(jù)D(m，a)。也就是說，i的取值范圍是2至m中的所有正整數(shù)。例如，當(dāng)m等于3時，i的取值范圍是2和3。當(dāng)m等于2時，i的取值為2。
[0045]第二處理電路至第m處理電路分別用于對接收到的數(shù)據(jù)進行處理具體包括:第二處理電路對第一處理電路提供的數(shù)據(jù)0(1，2)進行處理得到D(2，3)。第二處理電路至第m處理電路分別用于對接收到的數(shù)據(jù)進行處理具體包括:第m處理電路對第m-Ι處理電路提供的數(shù)據(jù)D(m_lim)進行處理得到D(ill, m+1) O根據(jù)上文，數(shù)據(jù)D(m, m+1) 是指第m處理電路向仲裁器提供的數(shù)據(jù)。也就是說，數(shù)據(jù)D(m，m+1)是指數(shù)據(jù)0(1^)。另外，當(dāng)m等于2時，第二處理電路對第一處理電路提供的數(shù)據(jù)D(1，2)進行處理得到D(2，3)的操作與第m處理電路對第m-Ι處理電路提供的數(shù)據(jù)D0^m)進行處理得到D
(ill, m+1) 的操作是同一個操作。
[0046]以下舉一個具體的例子來說明，請同時參考圖2和圖3a。假設(shè)處理器共有8級處理電路。如圖3a所示，從左至右的級數(shù)分別為第一級至第八級。假設(shè)m取值為5，m個處理電路中的第一處理電路至第m處理電路分別對應(yīng)第一級處理電路101、第三級處理電路102、第四級處理電路103、第五級處理電路104和第七級處理電路105，在本實施例中，第m+1處理電路例如為第2級處理電路，當(dāng)然，也可以是第六級處理電路，也可以是第八級處理電路。
[0047]按照現(xiàn)有技術(shù)中的方法，盡管數(shù)據(jù)D(a，D只需要5個處理電路的處理，但數(shù)據(jù)D(a，D依然會被輸入到第一級處理電路101中，然后按照處理電路的級數(shù)由小到大遍歷第一級處理電路101、第二級處理電路106至第八級處理電路，才會輸出到仲裁器。然而按照本申請實施例中的處理器的結(jié)構(gòu)，數(shù)據(jù)D(a，D只要經(jīng)第一級處理電路101、第三級處理電路102、第四級處理電路103、第五級處理電路104和第七級處理電路105這5個處理電路處理，即可從第七級處理105電路輸出至仲裁器。而不需要經(jīng)過第m+1處理電路。即第二級處理電路106的處理。類似的，也不需要經(jīng)過第六級處理電路的處理。換言之，可以跳過不需要經(jīng)過的處理電路。進一步，因為從第m處理電路就可以將處理結(jié)果輸出，所以也不需要再經(jīng)過剩余的第八級處理電路的處理。即可以提前從處理電路組成的流水線上跳出。因此，本申請實施例中的處理器的結(jié)構(gòu)可以降低數(shù)據(jù)處理的時延，提高數(shù)據(jù)處理的效率。
[0048]可選的，第一處理電路至第m處理電路分別根據(jù)第一代碼至第m代碼對接收的數(shù)據(jù)進行處理。其中，數(shù)據(jù)D(i，i+1)中包含第i+Ι代碼的標識，第i處理電路為第一處理電路至第m-Ι處理電路。因此，通過第i+Ι代碼的標識能夠確定下一個處理電路為第i+Ι處理電路。換言之，當(dāng)前處理電路能夠確定下一個處理電路具體為哪級處理電路。舉例來說，當(dāng)前處理電路可以根據(jù)代碼進行查表，查表后，輸出一個stage ID,可以根據(jù)stage ID、stageID與處理電路之間的映射關(guān)系，可以確定下一個處理電路。
[0049]可選的，對于本實施例中的第一處理電路具體為哪級處理電路，可以由仲裁器確定。在前述實施例中是以第一處理電路為第一級處理電路101為例進行說明的。但在實際運用中，第一處理電路也可能是第三級處理電路102。
[0050]可選地，圖2所示處理器還可以包括可編程報文解析器。
[0051]舉例來說，仲裁器可以根據(jù)如圖2中所示的可編程報文解析器提供的StageID來確定第一處理電 路，stage ID可以是第一處理電路對應(yīng)的代碼的標識。而解析器可以根據(jù)入端口確定stage ID0
[0052]可選的，第一處理電路至第m-Ι處理電路中的任一處理電路，記為第X處理電路，用于向第m+1處理電路發(fā)送數(shù)據(jù)D (X，m+1)，數(shù)據(jù)D (X，m+1)
等于數(shù)據(jù)D
(X，X+1)數(shù)據(jù)D (X，X+1) 為第X處理電路對第x-1處理電路提供的數(shù)據(jù)D0^x)進行處理得到的。換言之，第X處理電路進行處理得到的數(shù)據(jù)D(x，x+1)被復(fù)制成兩份，分別發(fā)送給第m-Ι處理電路和第x+1處理電路，其中發(fā)送給第x+1處理電路由前述描述第一處理電路至第m處理電路的處理方式可以得到。SP，本申請實施例中的處理器的結(jié)構(gòu)，支持并行處理的方式對數(shù)據(jù)進行處理，該結(jié)構(gòu)通常應(yīng)用于并行查找以降低時延的場景。需要說明的是，這里的數(shù)據(jù)D(x，m+1)的下標中，X表示該數(shù)據(jù)為第X處理電路提供的數(shù)據(jù)，m+1表示第m+1處理電路。
[0053]舉例來說，假設(shè)第X處理電路為第一處理電路，第m+1電路為第二級處理電路106，如圖3b所示，即第一級處理電路101，那么第一處理電路就可以對數(shù)據(jù)Da2)進行復(fù)制從而得到數(shù)據(jù)D(1，m+1)，并分別將數(shù)據(jù)D(1，2)以及D(1，m+1)發(fā)送給第二級處理電路106和第三級處理電路102。
[0054]再假設(shè)，第X處理電路為第m-Ι處理電路，如圖3b中所示的第五級處理電路104，第m+1處理電路為第八級處理電路，那么第五級處理電路104就可以對數(shù)據(jù)D0l^m)進行復(fù)制從而得到數(shù)據(jù)D011^1)，并分別發(fā)送給第七級處理電路105和第八級處理電路。
[0055]進一步，當(dāng)?shù)趍+1接收到數(shù)據(jù)D(x，m+1)時，第m+1處理電路用于對數(shù)據(jù)D(x，m+1)進行處理得到數(shù)據(jù)D(m+1，y);并向第y處理電路發(fā)送數(shù)據(jù)D(m+1，y)，第y處理電路為第x+2處理電路至第m處理電路中的一個處理電路或者仲裁器。
[0056]繼續(xù)沿用前述所舉的實例，在第一個例子中，第X處理電路為第一處理電路，那么第y處理電路就可以是第三處理電路至第m電路中的一個處理電路，如圖3b中所示，第y處理電路為第三處理電路，即第四級處理電路103。在圖3b所示的實施例中，并行處理只經(jīng)過了一個處理電路，即第二處理電路，換言之，只有第二處理電路和第m+1處理電路并行處理，在第三處理電路處就匯聚了，但是在實際運用中，并行處理可以經(jīng)過多個處理電路，例如可以是通過第二處理電路、第三處理電路、第四處理電路直至第m-Ι處理電路和第m+1處理電路并行處理，在第m處理電路處匯聚，此時第y處理電路為第m處理電路。
[0057]在前述第二個例子中，第X處理電路為第m-Ι處理電路，如圖3b中所示的第五級處理電路104，第m+1處理電路為第八級處理電路，所以第m+1處理電路將數(shù)據(jù)D(m+1，y)發(fā)送給仲裁器，此時，第y處理電路即為仲裁器。
[0058]可選的，當(dāng)?shù)贘處理電路為第x+2處理電路至第m處理電路中的一個處理電路時，
第y處理電路還用于:接收數(shù)據(jù)D(m+1，y)，對數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D(y_i，y)進行整合得到整合后的數(shù)據(jù)。其中，數(shù)據(jù)D^y)為第y-Ι處理電路提供的數(shù)據(jù)。第y處理電路還用于對整合后的數(shù)據(jù)進行處理得到第D(y，y+1)數(shù)據(jù)，以及向第y+Ι處理電路或者仲裁器發(fā)送數(shù)據(jù)D(y，y+1)。其中，當(dāng)?shù)趛處理電路為第m處理電路時，第y處理電路向仲裁器發(fā)送數(shù)據(jù)D(y，y+1)。
[0059]因為數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_i，y)達到第y處理電路的時間可能不一致，所以將二者進行整合，便于第I處理電路對這兩個數(shù)據(jù)的處理。
[0060]在實際運用中，對兩者進行整合的方式可以有多種。具體來說，第y處理電路具體用于:僅保留數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D^y)中的一個。
[0061]可替換地，第y處理電路具體用于:將數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_i，y)按域?qū)R，在每個域，選擇數(shù)據(jù)D(m+1，y)或數(shù)據(jù)D(y_liy)在每個域的數(shù)據(jù)，形成整合后的數(shù)據(jù)。
[0062]具體來說，將數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_i，y)按域?qū)R可以是:數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_i，y)都包括多個域。將數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_liy)中的相同的域?qū)R。例如，數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D^y)都可以包括目的網(wǎng)際協(xié)議(英文dnternet protocol，簡稱:IP)地址域以及目的媒體訪問控制(英文:media access control,簡稱:MAC)協(xié)議地址域。其中，目的IP地址域用于承載目的IP地址。目的MAC地址域用于承載目的MAC地址。 [0063]對于將數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_i，y)按域?qū)R，在每個域，選擇數(shù)據(jù)D(m+1，y)或數(shù)據(jù)D^y)在每個域的數(shù)據(jù)，形成整合后的數(shù)據(jù)的方式，請參考圖4a和圖4b所示，為兩種不同的實現(xiàn)方式。
[0064]在圖4a的方式中，將數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D^y)按域?qū)R，例如每個數(shù)據(jù)有4個域，在每個域上，可以指定一個獨占的輸入源，例如在圖4a所示的方式中，在整合后的數(shù)據(jù)的域I上，保留數(shù)據(jù)D(m+1，y)的域I上的數(shù)據(jù)AB，在整合后的數(shù)據(jù)的域2上，保留數(shù)據(jù)D(y_i，y)的域2上的數(shù)據(jù)34，在整合后的數(shù)據(jù)的域3上，保留數(shù)據(jù)D(y_i，y)的域3上的數(shù)據(jù)56，在整合后的數(shù)據(jù)的域4上，保留數(shù)據(jù)D(m+1，y)的域4上的數(shù)據(jù)，其中，黑色表示無效數(shù)據(jù)。舉例來說，無效數(shù)據(jù)可以是未賦值數(shù)據(jù)或處理電路將對應(yīng)域無效化的域數(shù)據(jù)。
[0065]在圖4b的方式中，與圖4a中的方式類似。不同的是，在每個域上，按照數(shù)據(jù)D(ni+1，y)和數(shù)據(jù)D(y_liy)的優(yōu)先級來確定保留哪個數(shù)據(jù)。在圖4b中，在域I和域3上，數(shù)據(jù)D(m+1，y)的優(yōu)先級大于數(shù)據(jù)D(y_i，y)的優(yōu)先級。在域2和域4上，數(shù)據(jù)D(m+1，y)的優(yōu)先級小于數(shù)據(jù)D(y_i，y)的優(yōu)先級。
[0066]舉例來說，數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D^y)可以攜帶用于指示各自的每個域的優(yōu)先級的信息。整合后的數(shù)據(jù)中每個域的值等于優(yōu)先級高的對應(yīng)的域的值。
[0067]例如，數(shù)據(jù)D(ni+1，y)攜帶的目的IP地址域的優(yōu)先級的信息指示數(shù)據(jù)D(ni+1，y)的目的IP地址域的優(yōu)先級為高。數(shù)據(jù)D^y)攜帶的目的IP地址域的優(yōu)先級的信息指示數(shù)據(jù)D(y_liy)的目的IP地址域的優(yōu)先級為低。數(shù)據(jù)D(m+1，y)攜帶的目的MAC地址域的優(yōu)先級的信息指示數(shù)據(jù)D(m+1，y)的目的MAC地址域的優(yōu)先級為低。數(shù)據(jù)D^y)攜帶的目的MAC地址域的優(yōu)先級的信息指示數(shù)據(jù)D^y)的目的MAC地址域的優(yōu)先級為高。因此，整合后的數(shù)據(jù)中目的IP地址域的值等于數(shù)據(jù)D(ni+1，y)中目的IP地址域的值。整合后的數(shù)據(jù)中目的MAC地址域的值等于數(shù)據(jù)D(y_1;y)中目的MAC地址域的值。
[0068]結(jié)合以上各實施例，第一處理電路至第m處理電路中的每兩個處理電路第P處理電路和第q處理電路，第P處理電路的輸出端與第q處理電路的輸入端之間存在連接，第q處理電路的輸出端與第P處理電路的輸入端之間不存在連接，P小于q。如圖5所示。換言之，處理器的N級處理電路之間，第j級處理電路的輸出端與第j+Ι級至第N級處理電路的輸入之間存在連接，而不與第I級至第j-ι級處理電路的輸入端之間不存在連接。
[0069]接下來將舉一個具體的例子說明本申請實施例中的處理器的一種可能的實現(xiàn)結(jié)構(gòu)，假設(shè)處理器共有m+1級處理電路，m個處理電路分別對應(yīng)至第一級處理電路至第m級處理電路，第m+1處理電路對應(yīng)到第m+1級處理電路。每個處理電路包括:重組緩存器、調(diào)度器和處理單元。例如:請參考圖5所示，第一級處理電路包括:重組緩存器1、調(diào)度器I和第一處理單元(圖中未示出)。仲裁器的輸出端可以連接到所有的處理電路的輸入端；第一處理單元的輸出端可以連接到第二處理電路至第m+1級處理電路的輸入端。
[0070]每級處理電路接收到數(shù)據(jù)之后，可以先存儲在重組緩存器中，前述數(shù)據(jù)的整合可以由重組緩存器來執(zhí)行。當(dāng)重組緩存器中存儲的數(shù)據(jù)來自多個不同的輸入源時，調(diào)度器具體可以根據(jù)預(yù)定的規(guī)則對多個輸入源的輸入數(shù)據(jù)進行選擇調(diào)度至處理單元，例如:多個輸入源的輸入數(shù)據(jù)中將哪個數(shù)據(jù)先調(diào)度至處理單元進行處理。
[0071]舉例來說，預(yù)定的規(guī)則可以是基于數(shù)據(jù)或流水線級數(shù)的優(yōu)先級進行嚴格優(yōu)先級調(diào)度規(guī)則，也可以是輪詢的調(diào)度規(guī)則。
[0072]可選的，處理單元主要完成協(xié)議無關(guān)轉(zhuǎn)發(fā)的具體處理動作，處理單元可以包括查表單元和動作單元，實現(xiàn)查表和執(zhí)行轉(zhuǎn)發(fā)動作的功能。動作單元的具體實現(xiàn)方法，既可以使用一個或多個處理器核并行處理輸入數(shù)據(jù)，這種方式可以進行相對復(fù)雜的處理操作；也可以使用多個算數(shù)邏輯單元的串并組合進行處理，這種實現(xiàn)方式相對簡單。
[0073]進一步，本實施例中的處理器還可以解決傳統(tǒng)流水線復(fù)雜處理環(huán)回性能減半的問題，方法是將環(huán)回的指令均勻部署在多個處理電路上，實現(xiàn)類似于負載均衡的效果，提高整條流水線的吞吐能力，所以當(dāng)輸出至仲裁器的數(shù)據(jù)0(&1)不是最終的處理結(jié)果時，就表示需要環(huán)回，所以仲裁器具體還用于將需要環(huán)回的數(shù)據(jù)0(+1)對應(yīng)的流量均勻分配至m個處理電路上繼續(xù)處理,此時，m個處理電路形成多段相互獨立的處理流水線，這多段相互獨立的處理流水線并行處理數(shù)據(jù)D(a，D。
[0074]舉例來說，請參考圖6所示，假設(shè)流水線共有九級處理電路，而轉(zhuǎn)發(fā)業(yè)務(wù)需要10級處理電路才能完成處理工作。使用傳統(tǒng)流水線的環(huán)回方式，即數(shù)據(jù)遍歷兩遍九級處理電路，會將整條業(yè)務(wù)的吞吐率降為流水線吞吐率的50%?？梢詫⑻幚砬谐蓛啥?，前一段占用8個處理電路，映射到第I至8級處理電路上，負責(zé)流水線吞吐率80%的數(shù)據(jù)的處理；而后一段占用2個，利用逐包負載分擔(dān)的方式，例如仲裁器接收到第一個處理結(jié)果時，就分配給第I級處理電路進行處理，當(dāng)接收到第二個處理結(jié)果時，就分配給第3級處理電路進行處理，依此類推，就等效于將80%的流量均勻分布在四段短的流水線上，每段流水線處理20%的流量。這樣，總計可以實現(xiàn)流水線吞吐速率80%的數(shù)據(jù)處理，其性能明顯優(yōu)于傳統(tǒng)流水線架構(gòu)的 50%。
[0075]可選的，處理器還包括:報文編輯器，仲裁器將處理結(jié)果輸出給報文編輯器，報文編輯器用于對輸入的數(shù)據(jù)Dfel)根據(jù)報文轉(zhuǎn)發(fā)的需求進行相應(yīng)的編輯操作，例如插入、替換或刪除某層協(xié)議頭或字段，計算校驗和等。
[0076]在實際運用中，本申請實施例中的處理器可以應(yīng)用于交換機、路由器或者其他需要進行流水線處理的數(shù)據(jù)處理設(shè)備。該數(shù)據(jù)處理設(shè)備包括:接收器，用于接收第一數(shù)據(jù)。如前述各實施例中描述的處理器，用于通過對第一數(shù)據(jù)進行處理得到第二數(shù)據(jù)。發(fā)送器，用于發(fā)送第二數(shù)據(jù)。
[0077]基于同一發(fā)明構(gòu)思，本申請實施例還提供一種數(shù)據(jù)處理方法。所述方法的執(zhí)行主體可以是處理器。圖7為所述方法的流程示意圖。圖2、圖3a和/或者圖3b所示的處理器可以用于執(zhí)行圖7所示的方法。圖7所示的方法涉及到的術(shù)語的含義以及具體實現(xiàn)，可以參考圖2、圖3a和/或者圖3b以及實施例的相關(guān)描述。請參考圖7所示，該方法包括以下內(nèi)容:
[0078]401:仲裁器向第一處理電路發(fā)送數(shù)據(jù)D(a,D。
[0079]402:第一處理電路通過對數(shù)據(jù)D(a，D進行處理得到數(shù)據(jù)D(1，2)。
[0080]403:第一處理電路向第二處理電路發(fā)送數(shù)據(jù)D(1，a。
[0081]404:第二處理電路至第m處理電路分別對接收到的數(shù)據(jù)進行處理，其中，第i處理電路通過對第i_l處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)并且第i處理電路向第i+Ι處理電路發(fā)送數(shù)據(jù)D(i，i+1)。
[0082]405:仲裁器接收第m處理電路發(fā)送的數(shù)據(jù)D(m,a)。
[0083]可選的，第X處理電路向第m+1處理電路發(fā)送數(shù)據(jù)D(x，m+1)，數(shù)據(jù)D(x；ffl+1)等于數(shù)據(jù)D(x，x+1)，數(shù)據(jù)D(x，x+1)為第X處理電路對第x-1處理電路提供的數(shù)據(jù)D0^x)進行處理得到的，第X處理電路是第一處理電路至第m-Ι處理電路中的一個處理電路。
[0084]進一步，在第X處理電路向第m+1處理電路發(fā)送數(shù)據(jù)D(x，m+1)之后，該方法還包括:第m+1處理電路通過對數(shù)據(jù)D(x，m+1)進行處理得到數(shù)據(jù)D(m+1，y);第m+1處理電路向第y處理電路發(fā)送數(shù)據(jù)D(m+1，y)，第y處理電路為第x+2處理電路至第m處理電路中的一個處理電路或者仲裁器。
[0085] 進一步，該方法還包括:第y處理電路接收數(shù)據(jù)D(m+1，y)，第y處理電路為第x+2處理電路至第m處理電路中的一個處理電路；第y處理電路通過對數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D(y_i，y)進行整合得到整合后的數(shù)據(jù)；其中，數(shù)據(jù)D(y_i，y)為第y-Ι處理電路提供的數(shù)據(jù)；第y處理電路通過對整合后的數(shù)據(jù)進行處理得到第D(y，y+1)數(shù)據(jù)；第y處理電路向第y+Ι處理電路或者仲裁器發(fā)送數(shù)據(jù)D(y，y+1)。
[0086]進一步，第y處理電路通過對數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D(y_liy)進行整合得到整合后的數(shù)據(jù)，具體包括--第y處理電路僅保留數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_i，y)中的一個；或，第y處理電路將數(shù)據(jù)D(m+1，y)和數(shù)據(jù)D(y_i，y)按域?qū)R，在每個域，選擇數(shù)據(jù)D(m+1，y)或數(shù)據(jù)D(y_i，y)在每個域的數(shù)據(jù)，形成整合后的數(shù)據(jù)。
[0087]結(jié)合以上各實施例，第一處理電路至第m處理電路中的每兩個處理電路第P處理電路和第q處理電路，第P處理電路的輸出端與第q處理電路的輸入端之間存在連接，第q處理電路的輸出端與第P處理電路的輸入端之間不存在連接，P小于q。
[0088]其中，本實施例中的數(shù)據(jù)處理方法的【具體實施方式】，在前述描述處理器及其各個元件的工作過程時已做了詳細描述，在此基礎(chǔ)上，本領(lǐng)域技術(shù)人員可以清楚的知道本實施例中數(shù)據(jù)處理方法的實施方法，所以為了說明書的簡潔，在此不再詳述。
[0089]本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，本申請的實施例可提供為方法、系統(tǒng)、或計算機程序產(chǎn)品。因此，本申請可采用完全硬件實施例、完全軟件實施例、或結(jié)合軟件和硬件方面的實施例的形式。而且，本申請可采用在一個或多個其中包含有計算機可用程序代碼的計算機可用存儲介質(zhì)(包括但不限于磁盤存儲器、CD-ROM、光學(xué)存儲器等)上實施的計算機程序產(chǎn)品的形式。
[0090]本申請是參照根據(jù)本申請實施例的方法、設(shè)備(系統(tǒng))、和計算機程序產(chǎn)品的流程圖和/或方框圖來描述的。應(yīng)理解可由計算機程序指令實現(xiàn)流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合?？商峁┻@些計算機程序指令到通用計算機、專用計算機、嵌入式處理機或其他可編程數(shù)據(jù)處理設(shè)備的處理器以產(chǎn)生一個機器，使得通過計算機或其他可編程數(shù)據(jù)處理設(shè)備的處理器執(zhí)行的指令產(chǎn)生用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。
[0091]這些計算機程序指令也可存儲在能引導(dǎo)計算機或其他可編程數(shù)據(jù)處理設(shè)備以特定方式工作的計算機可讀存儲器中，使得存儲在該計算機可讀存儲器中的指令產(chǎn)生包括指令裝置的制造品，該指令裝置實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。
[0092]這些計算機程序指令也可裝載到計算機或其他可編程數(shù)據(jù)處理設(shè)備上，使得在計算機或其他可編程設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計算機實現(xiàn)的處理，從而在計算機或其他可編程設(shè)備上執(zhí)行的指令提供用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。
[0093]顯然，本領(lǐng)域的技術(shù)人員可以對本申請實施例進行各種改動和變型而不脫離本申請實施例的精神和范圍。這樣，倘若本申請實施例的這些修改和變型屬于本申請權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本申請也意圖包含這些改動和變型在內(nèi)。
【權(quán)利要求】
1.一種數(shù)據(jù)處理方法，其特征在于，包括: 仲裁器向第一處理電路發(fā)送數(shù)據(jù)D(“ ； 所述第一處理電路通過對所述數(shù)據(jù)D^1)進行處理得到數(shù)據(jù)D(1，2)，所述第一處理電路是m個處理電路中的一個處理電路，所述m個處理電路包括所述第一處理電路至第m處理電路； 所述第一處理電路向第二處理電路發(fā)送所述數(shù)據(jù)D(1，2)； 所述第二處理電路至所述第m處理電路分別對接收到的數(shù)據(jù)進行處理，其中，第i處理電路通過對第i_l處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)并且所述第i處理電路向第i+Ι處理電路發(fā)送所述數(shù)據(jù)D(i，i+1)； 所述仲裁器接收所述第m處理電路發(fā)送的數(shù)據(jù)D(m，a)，m為大于I的整數(shù)，所述仲裁器以及所述第一處理電路至所述第m處理電路是處理器中的部件，所述處理器還包括第m+1處理電路，所述第一處理電路至所述第m+1處理電路中的每個處理電路能夠接收所述仲裁器發(fā)送的第一待處理數(shù)據(jù)，并且對所述第一待處理數(shù)據(jù)進行處理。
2.如權(quán)利要求1所述的方法，其特征在于，所述方法還包括: 第X處理電路向所述第m+1處理電路發(fā)送數(shù)據(jù)D(x，m+1)，所述數(shù)據(jù)D(x，m+1)等于數(shù)據(jù)D(x，x+1)，所述數(shù)據(jù)D(x，x+1)為所述第X處理電路對第x-1處理電路提供的數(shù)據(jù)D0^x)進行處理得到的，所述第X處理電路是所述第一處理電路至第m-Ι處理電路中的一個處理電路。
3.如權(quán)利要求2所述的方法，其特征在于，在所述第X處理電路向所述第m+1處理電路發(fā)送數(shù)據(jù)D
(X，m+1) 之后，所述方法還包括: 所述第m+1處理電路通過對所述數(shù)據(jù)D(x，m+1)進行處理得到數(shù)據(jù)D(m+1，y)； 所述第m+1處理電路向第y處理電路發(fā)送所述數(shù)據(jù)D(m+1，y)，所述第y處理電路為第x+2處理電路至所述第m處理電路中的一個處理電路或者所述仲裁器。
4.如權(quán)利要求3所述的方法，其特征在于，所述方法還包括: 所述第I處理電路接收所述數(shù)據(jù)D(m+1，y)，所述第y處理電路為所述第x+2處理電路至所述第m處理電路中的一個處理電路； 所述第I處理電路通過對所述數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D(y_liy)進行整合得到整合后的數(shù)據(jù)；其中，所述數(shù)據(jù)D^y)為第y-Ι處理電路提供的數(shù)據(jù)； 所述第I處理電路通過對所述整合后的數(shù)據(jù)進行處理得到第D(y，y+1)數(shù)據(jù)； 所述第I處理電路向第y+Ι處理電路或者所述仲裁器發(fā)送所述數(shù)據(jù)D(y，y+1)。
5.如權(quán)利要求4所述的方法，其特征在于，所述第y處理電路通過對所述數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D(y_liy)進行整合得到整合后的數(shù)據(jù)，具體包括: 所述第I處理電路僅保留所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D(y_liy)中的一個；或所述第I處理電路將所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D(y_liy)按域?qū)R，在每個域，選擇所述數(shù)據(jù)D(m+1，y)或所述數(shù)據(jù)D(y_liy)在所述每個域的數(shù)據(jù)，形成所述整合后的數(shù)據(jù)。
6.如權(quán)利要求1-5任一項所述的方法，其特征在于，所述第一處理電路至所述第m處理電路中的每兩個處理電路第P處理電路和第q處理電路，第P處理電路的輸出端與第q處理電路的輸入端之間存在連接，第q處理電路的輸出端與第P處理電路的輸入端之間不存在連接，P小于q。
7.—種處理器，其特征在于，包括:仲裁器； m個處理電路，包括第一處理電路至第m處理電路，所述m個處理電路分別與所述仲裁器耦合為大于I的整數(shù)； 第m+1個處理電路，與所述仲裁器耦合，所述第一處理電路至所述第m+1處理電路中的每個處理電路能夠接收所述仲裁器發(fā)送的第一待處理數(shù)據(jù)，并且對所述第一待處理數(shù)據(jù)進行處理； 其中，所述仲裁器用于向所述第一處理電路發(fā)送數(shù)據(jù)D(a，D ;所述第一處理電路用于對所述數(shù)據(jù)0(&1)進行處理得到數(shù)據(jù)D(1，2)，并向第二處理電路發(fā)送所述數(shù)據(jù)Da2);所述第二處理電路至所述第m處理電路分別用于對接收到的數(shù)據(jù)進行處理，其中，第i處理電路用于對第1-Ι處理電路提供的數(shù)據(jù)D(i_u)進行處理得到數(shù)據(jù)D(i，i+1)并且所述第i處理電路，并向第i+Ι處理電路發(fā)送所述數(shù)據(jù)D(i，i+1);所述仲裁器還用于接收所述第m處理電路發(fā)送的數(shù)據(jù) D(m’a)。
8.如權(quán)利要求7所述的處理器，其特征在于， 第X處理電路用于向所述第m+1處理電路發(fā)送數(shù)據(jù)D(x，m+1)，所述數(shù)據(jù)D(x，m+1)等于數(shù)據(jù)D(x,x+1)，所述數(shù)據(jù)D(x，x+1)為所述第X處理電路對第x-1處理電路提供的數(shù)據(jù)D0^x)進行處理得到的，所述第X處理電路是所述第一處理電路至第m-Ι處理電路中的一個處理電路。
9.如權(quán)利要求8所述的處理器，其特征在于， 所述第m+1處理電路用于對所述數(shù)據(jù)D(x，m+1)進行處理得到數(shù)據(jù)D(m+1，y);并向第y處理電路發(fā)送所述數(shù)據(jù)D(m+1，y)，所述第J處理電路為第x+2處理電路至所述第m處理電路中的一個處理電路或者所述仲裁器。
10.如權(quán)利要求9所述的處理器，其特征在于，當(dāng)所述第I處理電路為所述第x+2處理電路至所述第m處理電路中的一個處理電路時；所述第J處理電路還用于:接收所述數(shù)據(jù)D(m+1，y)，對所述數(shù)據(jù)D(m+1，y)以及數(shù)據(jù)D(y_liy)進行整合得到整合后的數(shù)據(jù)；其中，所述數(shù)據(jù)D^y)為第y-Ι處理電路提供的數(shù)據(jù)；并對所述整合后的數(shù)據(jù)進行處理得到第D(y，y+1)數(shù)據(jù)；向第y+Ι處理電路或者所述仲裁器發(fā)送所述數(shù)據(jù)D(y，y+1)。
11.如權(quán)利要求10所述的處理器，其特征在于，所述第I處理電路具體用于:僅保留所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D(y_i，y)中的一個；或 將所述數(shù)據(jù)D(m+1，y)和所述數(shù)據(jù)D(y_liy)按域?qū)R，在每個域，選擇所述數(shù)據(jù)D(m+1，y)或所述數(shù)據(jù)D(y_liy)在所述每個域的數(shù)據(jù)，形成所述整合后的數(shù)據(jù)。
12.如權(quán)利要求7-11任一項所述的處理器，其特征在于，所述第一處理電路至所述第m處理電路中的每兩個處理電路第P處理電路和第q處理電路，第P處理電路的輸出端與第q處理電路的輸入端之間存在連接，第q處理電路的輸出端與第P處理電路的輸入端之間不存在連接，P小于q。
13.一種數(shù)據(jù)處理設(shè)備，其特征在于，包括: 接收器，用于接收第一數(shù)據(jù)； 如權(quán)利要求7-12任一項所述的處理器，用于通過對所述第一數(shù)據(jù)進行處理得到第二數(shù)據(jù)； 發(fā)送器，用于發(fā)送所述第二數(shù)據(jù)。
【文檔編號】G06F15/163GK103955445SQ201410182569
【公開日】2014年7月30日 申請日期:2014年4月30日 優(yōu)先權(quán)日:2014年4月30日
【發(fā)明者】李楠, 王臨春, 陳洪飛 申請人:華為技術(shù)有限公司