Soc芯片lvds接口測試方法及裝置制造方法
【專利摘要】本發(fā)明涉及LVDS接口【技術(shù)領(lǐng)域】，提供一種SOC芯片LVDS接口測試方法，將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)，再對(duì)TTL電平的并行信號(hào)進(jìn)行測試。同時(shí)提供一種SOC芯片LVDS接口測試裝置，包括用于將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)的LVDS接收器，及用于對(duì)TTL電平的并行信號(hào)進(jìn)行測試的可編程邏輯器件。本發(fā)明的測試裝置價(jià)格低廉，與現(xiàn)有的ATE測試平臺(tái)相比具有明顯的價(jià)格優(yōu)勢，大大降低了測試成本。
【專利說明】SOC芯片LVDS接口測試方法及裝置
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及LVDS接口【技術(shù)領(lǐng)域】，尤其涉及集成在SOC芯片中的LVDS接口的測試方法。
【背景技術(shù)】
[0002]LVDS(Low Voltage Differential Signaling)接口是一種低壓差分信號(hào)接口，利用非常低的電壓擺幅在兩條PCB走線或一對(duì)平衡電纜上通過差分進(jìn)行數(shù)據(jù)傳輸，具備高速率、低噪聲、低功耗等特點(diǎn)，廣泛應(yīng)用于各種消費(fèi)類電子如pad、mp4、導(dǎo)航儀等產(chǎn)品的顯示器中。LVDS接口電路包括兩部分:驅(qū)動(dòng)板側(cè)的LVDS輸出接口電路即LVDS發(fā)送器和液晶面板側(cè)的LVDS輸入接口電路即LVDS接收器。
[0003]隨著系統(tǒng)集成技術(shù)的發(fā)展，目前各種消費(fèi)類電子均采用SOC (System on Chip)設(shè)計(jì)技術(shù)，將其應(yīng)用電子系統(tǒng)包括微處理器、存儲(chǔ)器、接口等模塊全部集成在一個(gè)芯片當(dāng)中，我們稱其為SOC芯片。LVDS輸出接口電路也集成在SOC芯片當(dāng)中，通過SOC芯片內(nèi)部設(shè)置實(shí)現(xiàn)LVDS發(fā)送器的功能，發(fā)送低壓串行差分信號(hào)。因此在對(duì)SOC芯片的量產(chǎn)測試中，就包括了對(duì)其上所集成的LVDS接口的測試。
[0004]SOC芯片LVDS接口輸出信號(hào)為1.2V左右的低電壓，只有350mV電壓擺幅，且是高速差分信號(hào)，直接對(duì)其測試非常困難，目前對(duì)SOC芯片LVDS接口的測試通常需要借助中高端ATE (Automatic Test Equipment)測試平臺(tái)來實(shí)現(xiàn),通過編寫邏輯代碼及測試向量實(shí)現(xiàn)測試。該測試平臺(tái)價(jià)格高昂，通常需要花費(fèi)幾十萬元以上，造成較高的測試成本；同時(shí)，對(duì)邏輯代碼及測試向量的編寫較為復(fù)雜，因此測試效率低下。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術(shù)問題是:提供一種能夠低成本、簡單、高效實(shí)現(xiàn)SOC芯片LVDS接口測試的方法及裝置。
[0006]為解決上述技術(shù)問題，本發(fā)明提供一種SOC芯片LVDS接口測試方法，包括以下步驟:
[0007]將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)；
[0008]對(duì)TTL電平的并行信號(hào)進(jìn)行測試。
[0009]進(jìn)一步地，所述TTL電平的并行信號(hào)包括RGB信號(hào)及頻率信號(hào)，所述頻率信號(hào)包括主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)。
[0010]進(jìn)一步地，所述對(duì)TTL電平的并行信號(hào)進(jìn)行測試的步驟包括:
[0011 ] 對(duì)RGB信號(hào)電平狀態(tài)進(jìn)行比對(duì)；
[0012]對(duì)主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)進(jìn)行頻率測試。
[0013]進(jìn)一步地，在所述將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)的步驟之前還包括以下步驟:
[0014]配置LVDS發(fā)送器按照固定格式發(fā)送數(shù)據(jù)；[0015]設(shè)置主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)的頻率大小；
[0016]設(shè)置參考頻率；
[0017]設(shè)置測試所需標(biāo)準(zhǔn)數(shù)據(jù)。
[0018]進(jìn)一步地，LVDS發(fā)送器發(fā)送的數(shù)據(jù)包括0x00a5a5a5和0x005a5a5a。
[0019]進(jìn)一步地，所述設(shè)置測試所需標(biāo)準(zhǔn)數(shù)據(jù)的步驟包括:
[0020]預(yù)存與RGB電平狀態(tài)進(jìn)行比對(duì)的標(biāo)準(zhǔn)數(shù)據(jù)；
[0021 ] 預(yù)存參考頻率計(jì)數(shù)的目標(biāo)數(shù)；
[0022]根據(jù)頻率信號(hào)的頻率大小計(jì)算其對(duì)應(yīng)于參考頻率計(jì)數(shù)目標(biāo)數(shù)的標(biāo)準(zhǔn)計(jì)數(shù)。
[0023]進(jìn)一步地，所述對(duì)主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)進(jìn)行頻率測試的步驟包括:
[0024]對(duì)參考頻率和被測頻率信號(hào)同時(shí)開始計(jì)數(shù)；
[0025]參考頻率計(jì)數(shù)達(dá)到目標(biāo)數(shù)時(shí)停止計(jì)數(shù)；
[0026]得到此時(shí)被測頻率信號(hào)的實(shí)際計(jì)數(shù)；
[0027]比對(duì)被測頻率信號(hào)的實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)；
[0028]如果實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)相等或在標(biāo)準(zhǔn)計(jì)數(shù)允許誤差范圍內(nèi)，則測試通過。
[0029]進(jìn)一步地，所述設(shè)置測試所需標(biāo)準(zhǔn)數(shù)據(jù)的步驟包括:
[0030]預(yù)存與RGB電平狀態(tài)進(jìn)行比對(duì)的標(biāo)準(zhǔn)數(shù)據(jù)；
[0031]設(shè)置參考頻率為計(jì)數(shù)器輸入時(shí)鐘；
[0032]根據(jù)頻率信號(hào)的頻率大小計(jì)算其一個(gè)周期內(nèi)高、低電平所對(duì)應(yīng)的輸入時(shí)鐘的標(biāo)準(zhǔn)計(jì)數(shù)。
[0033]進(jìn)一步地，所述對(duì)主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)進(jìn)行頻率測試的步驟包括:
[0034]將被測信號(hào)一個(gè)周期內(nèi)的高電平和低電平作為計(jì)數(shù)允許信號(hào)，分別得到被測信號(hào)一個(gè)周期內(nèi)高、低電平所對(duì)應(yīng)的輸入時(shí)鐘的實(shí)際計(jì)數(shù)；
[0035]比對(duì)實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)；
[0036]如果實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)相等或在標(biāo)準(zhǔn)計(jì)數(shù)允許誤差范圍內(nèi)，則測試通過。
[0037]本發(fā)明提供一種SOC芯片LVDS接口測試裝置，包括:用于將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)的LVDS接收器，及用于對(duì)TTL電平的并行信號(hào)進(jìn)行測試的可編程邏輯器件。
[0038]與現(xiàn)有技術(shù)相比，本發(fā)明通過LVDS接收器將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)，再通過可編程邏輯器件對(duì)TTL電平的并行信號(hào)進(jìn)行測試，達(dá)到對(duì)集成在SOC芯片中的LVDS接口進(jìn)行測試的目的。本發(fā)明的測試裝置采用LVDS接收器及可編程邏輯器件搭建而成，價(jià)格低廉，與ATE測試平臺(tái)相比具有明顯的價(jià)格優(yōu)勢，大大降低了測試成本；對(duì)可編程邏輯器件中邏輯代碼的編寫較ATE測試平臺(tái)中邏輯代碼及測試向量的編寫更為簡單，同時(shí)，測試采用固定數(shù)值的測試數(shù)據(jù)，更進(jìn)一步簡化了測試過程，使測試過程更高效。
【專利附圖】

【附圖說明】
[0039]圖1是本發(fā)明測試裝置的原理圖；[0040]圖2是本發(fā)明測試裝置的電路框架圖；
[0041]圖3是本發(fā)明測試方法的流程圖；
[0042]圖4是本發(fā)明積分模式頻率測試方法的流程圖；
[0043]圖5是本發(fā)明微分模式頻率測試方法的流程圖；
[0044]圖6是本發(fā)明積分模式頻率測試模塊框架圖。
【具體實(shí)施方式】
[0045]下面結(jié)合說明書附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步的描述。
[0046]如圖1、圖2所示，SOC芯片LVDS接口測試裝置包括LVDS接收器I和可編程邏輯器件 2,可編程邏輯器件 2 可米用 CPLD (Complex Programmable Logic Device)或 FPGA(Field — Programmable Gate Array)。LVDS接收器I將集成在SOC芯片中的LVDS發(fā)送器輸出的LVDS串行信號(hào)轉(zhuǎn)換成TTL電平的并行信號(hào)，再通過可編程邏輯器件2對(duì)TTL電平的并行信號(hào)進(jìn)行測試，測試完畢，向SOC芯片返回測試結(jié)果。
[0047]TTL電平的并行信號(hào)包括24bit RGB信號(hào)和4路頻率信號(hào)，其中24bit RGB信號(hào)包括RO?7、GO?7、BO?7，4路頻率信號(hào)包括主頻信號(hào)LCLK、行同步信號(hào)HSYNC、場同步信號(hào)VSYNC及使能信號(hào)DE。
[0048]可編程邏輯器件2包括RGB信號(hào)測試模塊3及頻率測試模塊4。RGB信號(hào)測試模塊3用于對(duì)其接收到的24bit RGB信號(hào)進(jìn)行比對(duì)；頻率測試模塊4用于對(duì)其接收到的4路頻率信號(hào)進(jìn)行頻率測試。
[0049]在對(duì)RGB信號(hào)進(jìn)行比對(duì)及對(duì)頻率信號(hào)進(jìn)行頻率測試之前，需要通過SOC芯片對(duì)集成在其上的LVDS發(fā)送器進(jìn)行配置，即配置LVDS發(fā)送器的寄存器，包括對(duì)主頻信號(hào)LCLKJf同步信號(hào)HSYNC、場同步信號(hào)VSYNC、使能信號(hào)DE的頻率大小進(jìn)行設(shè)置，以及對(duì)LVDS發(fā)送器發(fā)送的數(shù)據(jù)進(jìn)行設(shè)置，使其按照固定格式發(fā)送數(shù)據(jù)；需要設(shè)置用于頻率測試的參考頻率；還需要對(duì)測試所需的標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行設(shè)置，包括在RGB信號(hào)測試模塊3的寄存器中預(yù)存與RGB信號(hào)電平狀態(tài)進(jìn)行比對(duì)的標(biāo)準(zhǔn)數(shù)據(jù)以及進(jìn)行頻率測試所需的標(biāo)準(zhǔn)數(shù)據(jù)。
[0050]參考圖3，本發(fā)明的測試方法包括以下步驟:
[0051]S101，配置LVDS發(fā)送器按照固定格式發(fā)送數(shù)據(jù)；
[0052]S102，設(shè)置主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)的頻率大?。?br> [0053]S103，設(shè)置參考頻率；
[0054]S104,設(shè)置測試所需標(biāo)準(zhǔn)數(shù)據(jù)；
[0055]S105，將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行
信號(hào);
[0056]S106，對(duì)RGB信號(hào)電平狀態(tài)進(jìn)行比對(duì)；
[0057]S107，對(duì)主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)進(jìn)行頻率測試；
[0058]S108，返回測試結(jié)果。
[0059]可編程邏輯器件2接收到LVDS接收器I轉(zhuǎn)換出的24bit RGB信號(hào)后，其內(nèi)部的RGB信號(hào)測試模塊3將該信號(hào)電平狀態(tài)與預(yù)存的標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行比對(duì)，兩者相同，則RGB信號(hào)無誤。如果可編程邏輯器件接收到的是變化的數(shù)據(jù)，那么比對(duì)起來非常繁瑣，為了進(jìn)一步簡化測試，設(shè)置LVDS發(fā)送器發(fā)送的數(shù)據(jù)為固定數(shù)值0x00a5a5a5和0x005a5a5a，相應(yīng)地，在可編程邏輯器件的寄存器中預(yù)存與LVDS發(fā)送器擬發(fā)送數(shù)據(jù)相對(duì)應(yīng)的標(biāo)準(zhǔn)數(shù)據(jù)0x00aa5965和0x0055a69a，該對(duì)應(yīng)關(guān)系取決于LVDS接收器對(duì)數(shù)據(jù)轉(zhuǎn)換的固有格式，查詢LVDS接收器datasheet即可獲知。LVDS發(fā)送器先后發(fā)送兩組固定的數(shù)據(jù)0x00a5a5a5和0x005a5a5a,通過LVDS接收器分別轉(zhuǎn)換為24bit并行的RGB數(shù)據(jù)0x00aa5965和0x0055a69a，可編程邏輯器件先后接收到這兩組數(shù)據(jù)并與其預(yù)存的兩組標(biāo)準(zhǔn)數(shù)據(jù)分別進(jìn)行比對(duì)，比對(duì)結(jié)束，可編程邏輯器件向SOC芯片返回測試結(jié)束信號(hào)及測試結(jié)果信號(hào)，如果兩組數(shù)據(jù)比對(duì)均相等，則測試通過。之所以設(shè)置LVDS發(fā)送器輸出的兩組數(shù)據(jù)分別為0x00a5a5a5和0x005a5a5a，是因?yàn)檫@兩組數(shù)據(jù)對(duì)應(yīng)位的電平狀態(tài)剛好相反，兩組數(shù)據(jù)用二進(jìn)制表示分別為:101001011010010110100101 和 010110100101101001011010，通過兩組數(shù)據(jù)的測試，即可涵蓋RGB信號(hào)每一位的0/1狀態(tài)。當(dāng)然也可設(shè)置LVDS發(fā)送器發(fā)送其他數(shù)據(jù)進(jìn)行測試，但發(fā)送上述兩組數(shù)據(jù)可以在簡化測試的同時(shí)保證測試的全面性。
[0060]對(duì)頻率信號(hào)的測試分為基于積分模式和基于微分模式兩種不同的方法，基于積分模式的頻率測試方法用于測試較高頻率的頻率信號(hào)，而基于微分模式的頻率測試方法用于測試較低頻率的頻率信號(hào)。
[0061]參考圖4，在運(yùn)用基于積分模式的方法進(jìn)行頻率測試之前，需對(duì)頻率測試所需標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行如下設(shè)置:
[0062]S201，預(yù)存參考頻率計(jì)數(shù)的目標(biāo)數(shù)；
[0063]S202，根據(jù)頻率信號(hào)的頻率大小計(jì)算其對(duì)應(yīng)于參考頻率計(jì)數(shù)目標(biāo)數(shù)的標(biāo)準(zhǔn)計(jì)數(shù)。
[0064]其具體的測試步驟包括:
[0065]S203，對(duì)參考頻率和被測頻率信號(hào)同時(shí)開始計(jì)數(shù)；
[0066]S204,參考頻率計(jì)數(shù)達(dá)到目標(biāo)數(shù)時(shí)停止計(jì)數(shù)；
[0067]S205，得到此時(shí)的被測頻率信號(hào)的實(shí)際計(jì)數(shù)；
[0068]S206，比對(duì)被測頻率信號(hào)的實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)；
[0069]S207，如果實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)相等或在標(biāo)準(zhǔn)計(jì)數(shù)誤差允許范圍內(nèi)，則測試通過;
[0070]S208，否則測試失敗。
[0071]參考圖5，在運(yùn)用基于微分模式的方法進(jìn)行頻率測試之前，需對(duì)頻率測試所需標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行如下設(shè)置:
[0072]S301，設(shè)置參考頻率為計(jì)數(shù)器輸入時(shí)鐘；
[0073]S302，根據(jù)頻率信號(hào)的頻率大小計(jì)算其一個(gè)周期內(nèi)高、低電平所對(duì)應(yīng)的輸入時(shí)鐘的標(biāo)準(zhǔn)計(jì)數(shù)。
[0074]其具體的測試步驟包括:
[0075]S303，將被測信號(hào)一個(gè)周期內(nèi)的高電平和低電平作為計(jì)數(shù)允許信號(hào)，分別得到被測信號(hào)一個(gè)周期內(nèi)高、低電平所對(duì)應(yīng)的輸入時(shí)鐘的實(shí)際計(jì)數(shù)；
[0076]S304,比對(duì)實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)；
[0077]S305，如果實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)相等或在標(biāo)準(zhǔn)計(jì)數(shù)誤差允許范圍內(nèi)，則測試通過;
[0078]S306，否則測試失敗。
[0079]為實(shí)現(xiàn)上述頻率測試方法，頻率測試模塊4內(nèi)設(shè)置有用于對(duì)頻率電平進(jìn)行計(jì)數(shù)的計(jì)數(shù)器，及用于存儲(chǔ)頻率電平計(jì)數(shù)的寄存器?，F(xiàn)以基于積分模式的頻率測試方法對(duì)主頻信號(hào)LCLK的測試為例對(duì)本發(fā)明的頻率測試給出具體說明。如圖2所示，本發(fā)明的測試裝置還包括晶振5，用于向可編程邏輯器件提供參考頻率，本實(shí)施例選定的晶振頻率為10MHz，也可選用其他頻率的晶振或?qū)ζ湓O(shè)置系數(shù)進(jìn)行分頻或者倍頻。
[0080]如圖2所示，SOC芯片輸出CLEAR和START信號(hào)用于控制可編程邏輯器件2中的頻率測試模塊4動(dòng)作，可編程邏輯器件2在頻率測試結(jié)束后向SOC芯片返回測試結(jié)束信號(hào)和測試結(jié)果信號(hào)。參考圖6，LCLK為被測頻率信號(hào)；CLEAR為清除信號(hào)，用于控制頻率測試模塊的計(jì)數(shù)器清零；START為開始計(jì)數(shù)信號(hào)；EXTCLK為參考頻率信號(hào)；LCLKNUM、LCLKNUM_HIGH及LCLKNUM_LOW均為頻率電平計(jì)數(shù)寄存器，分別用于存儲(chǔ)參考頻率計(jì)數(shù)的目標(biāo)數(shù)、被測頻率信號(hào)計(jì)數(shù)的上限值及被測頻率信號(hào)計(jì)數(shù)的下限值；LCLK_RESULT為測試結(jié)果信號(hào)；LCLK_END為測試結(jié)束信號(hào)。對(duì)于基于微分模式的頻率測試方法，則需要設(shè)置用于對(duì)參考頻率進(jìn)行計(jì)數(shù)的計(jì)數(shù)器，及用于存儲(chǔ)被測頻率信號(hào)一個(gè)周期內(nèi)高、低電平所對(duì)應(yīng)的參考頻率實(shí)際計(jì)數(shù)的寄存器。
[0081 ] 假設(shè)被測頻率信號(hào)LCLK標(biāo)準(zhǔn)值為85MHz，EXTCLK為IOMHz參考頻率信號(hào)，如果設(shè)置LCLKNUM為1000，即參考頻率計(jì)數(shù)的目標(biāo)數(shù)為1000，理論上當(dāng)參考頻率計(jì)數(shù)達(dá)到1000時(shí)，被測頻率LCLK的計(jì)數(shù)應(yīng)為8500，如果允許頻率測試誤差為1%，則其計(jì)數(shù)應(yīng)在8415?8585 之間，即 LCLKNUM_L0W應(yīng)為 8500-85=8415，LCLKNUM_HIGH應(yīng)為 8500+85=8585?？删幊踢壿嬈骷?接收到SOC芯片發(fā)出的START信號(hào)，其頻率測試模塊4的計(jì)數(shù)器開始對(duì)參考頻率信號(hào)EXTCLK及被測頻率信號(hào)LCLK計(jì)數(shù)，參考頻率信號(hào)EXTCLK計(jì)數(shù)達(dá)到1000時(shí)停止計(jì)數(shù)，判斷此時(shí)被測頻率信號(hào)LCLK的頻率電平計(jì)數(shù)寄存器數(shù)值是否在8415?8585范圍內(nèi)，如果是，則測試通過，將LCLK_RESULT信號(hào)置為高電平，反之測試不通過，將LCLK_RESULT信號(hào)置為低電平，SOC芯片讀取LCLK_END信號(hào)，如果為高電平，則表示頻率測試結(jié)束，可以讀取LCLK_RESULT信號(hào)，得到LVDS接口頻率信號(hào)的測試結(jié)果。
[0082] 頻率測試模塊4包括4個(gè)單獨(dú)的如圖6所示的頻率測試電路，分別用于對(duì)4路頻率信號(hào)進(jìn)行測試。它們接收同一個(gè)START信號(hào)，同時(shí)開始測試；測試結(jié)束信號(hào)可以是單獨(dú)的，也可以共用，采用簡單的與或邏輯設(shè)置即可。
【權(quán)利要求】
1.一種SOC芯片LVDS接口測試方法，其特征在于，包括以下步驟: 將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)； 對(duì)TTL電平的并行信號(hào)進(jìn)行測試。
2.根據(jù)權(quán)利要求1所述的SOC芯片LVDS接口測試方法，其特征在于，所述TTL電平的并行信號(hào)包括RGB信號(hào)及頻率信號(hào)，所述頻率信號(hào)包括主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)。
3.根據(jù)權(quán)利要求2所述的SOC芯片LVDS接口測試方法，其特征在于，所述對(duì)TTL電平的并行信號(hào)進(jìn)行測試的步驟包括: 對(duì)RGB信號(hào)電平狀態(tài)進(jìn)行比對(duì)； 對(duì)主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)進(jìn)行頻率測試。
4.根據(jù)權(quán)利要求3所述的SOC芯片LVDS接口測試方法，其特征在于，在所述將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)的步驟之前還包括以下步驟: 配置LVDS發(fā)送器按照固定格式發(fā)送數(shù)據(jù)； 設(shè)置主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)的頻率大?。? 設(shè)置參考頻率； 設(shè)置測試所需標(biāo)準(zhǔn)數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的SOC芯 片LVDS接口測試方法，其特征在于，LVDS發(fā)送器發(fā)送的數(shù)據(jù)包括 0x00a5a5a5 和 0x005a5a5a。
6.根據(jù)權(quán)利要求4所述的SOC芯片LVDS接口測試方法，其特征在于，所述設(shè)置測試所需標(biāo)準(zhǔn)數(shù)據(jù)的步驟包括: 預(yù)存與RGB電平狀態(tài)進(jìn)行比對(duì)的標(biāo)準(zhǔn)數(shù)據(jù)； 預(yù)存參考頻率計(jì)數(shù)的目標(biāo)數(shù)； 根據(jù)頻率信號(hào)的頻率大小計(jì)算其對(duì)應(yīng)于參考頻率計(jì)數(shù)目標(biāo)數(shù)的標(biāo)準(zhǔn)計(jì)數(shù)。
7.根據(jù)權(quán)利要求6所述的SOC芯片LVDS接口測試方法，其特征在于，所述對(duì)主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)進(jìn)行頻率測試的步驟包括: 對(duì)參考頻率和被測頻率信號(hào)同時(shí)開始計(jì)數(shù)； 參考頻率計(jì)數(shù)達(dá)到目標(biāo)數(shù)時(shí)停止計(jì)數(shù)； 得到此時(shí)被測頻率信號(hào)的實(shí)際計(jì)數(shù)； 比對(duì)被測頻率信號(hào)的實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)； 如果實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)相等或在標(biāo)準(zhǔn)計(jì)數(shù)允許誤差范圍內(nèi)，則測試通過。
8.根據(jù)權(quán)利要求4所述的SOC芯片LVDS接口測試方法，其特征在于，所述設(shè)置測試所需標(biāo)準(zhǔn)數(shù)據(jù)的步驟包括: 預(yù)存與RGB電平狀態(tài)進(jìn)行比對(duì)的標(biāo)準(zhǔn)數(shù)據(jù)； 設(shè)置參考頻率為計(jì)數(shù)器輸入時(shí)鐘； 根據(jù)頻率信號(hào)的頻率大小計(jì)算其一個(gè)周期內(nèi)高、低電平所對(duì)應(yīng)的輸入時(shí)鐘的標(biāo)準(zhǔn)計(jì)數(shù)。
9.根據(jù)權(quán)利要求8所述的SOC芯片LVDS接口測試方法，其特征在于，所述對(duì)主頻信號(hào)、行同步信號(hào)、場同步信號(hào)及使能信號(hào)進(jìn)行頻率測試的步驟包括:將被測信號(hào)一個(gè)周期內(nèi)的高電平和低電平作為計(jì)數(shù)允許信號(hào)，分別得到被測信號(hào)一個(gè)周期內(nèi)高、低電平所對(duì)應(yīng)的輸入時(shí)鐘的實(shí)際計(jì)數(shù)； 比對(duì)實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)； 如果實(shí)際計(jì)數(shù)與標(biāo)準(zhǔn)計(jì)數(shù)相等或在標(biāo)準(zhǔn)計(jì)數(shù)允許誤差范圍內(nèi)，則測試通過。
10.一種SOC芯片LVDS接口測試裝置，其特征在于，包括:用于將集成在SOC芯片中的LVDS發(fā)送器輸出的串行信號(hào)轉(zhuǎn)換為TTL電平的并行信號(hào)的LVDS接收器，及用于對(duì)TTL電平的并行信號(hào)進(jìn)行測試的可編程邏輯器件。
【文檔編號(hào)】G06F11/22GK103559110SQ201310535730
【公開日】2014年2月5日 申請(qǐng)日期:2013年11月1日 優(yōu)先權(quán)日:2013年11月1日
【發(fā)明者】鐘汝軍, 陳榮志, 杜聯(lián)平 申請(qǐng)人:珠海全志科技股份有限公司