專利名稱：一種基于標(biāo)準(zhǔn)單元庫(kù)擴(kuò)展的乘法器的eco優(yōu)化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字集成電路中數(shù)據(jù)通路的設(shè)計(jì)、優(yōu)化，尤其涉及一種數(shù)字乘法器的ECO (engineering change order,工程變更次序)優(yōu)化方法
背景技術(shù)：
微處理器的發(fā)展十分迅速，一方面源于工藝技術(shù)的不斷推進(jìn)，另一方面源于市場(chǎng)對(duì)于性能越來(lái)越高的要求。乘法器是微處理器中的重要部件，其運(yùn)算速度決定了邏輯運(yùn)算單元的工作頻率，并最終決定了微處理器的性能。因此高性能乘法器的設(shè)計(jì)與優(yōu)化仍然被關(guān)注。目前，乘法器結(jié)構(gòu)方面的研究較為成熟。主流的乘法器結(jié)構(gòu)采用Booth編碼算法生成部分積，并使用Wallace樹(shù)形算法壓縮部分積。而在乘法器的電路級(jí)優(yōu)化方面，傳統(tǒng)的方法采用標(biāo)準(zhǔn)單元庫(kù)中的較大的標(biāo)準(zhǔn)單元來(lái)對(duì)乘法器進(jìn)行優(yōu)化，這種方法受限于庫(kù)中標(biāo)準(zhǔn)單元有限的驅(qū)動(dòng)能力，無(wú)法實(shí)現(xiàn)最短路徑延時(shí)；另一種方法則對(duì)于乘法器的關(guān)鍵路徑進(jìn)行全定制設(shè)計(jì)，這種方法需要很長(zhǎng)的設(shè)計(jì)時(shí)間，推遲了產(chǎn)品的上市進(jìn)程，而且它占用較多的人力資源，也不便于實(shí)現(xiàn)設(shè)計(jì)自動(dòng)化。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)現(xiàn)有技術(shù)的不足，提供一種基于標(biāo)準(zhǔn)單元庫(kù)擴(kuò)展的乘法器的ECO優(yōu)化方法。本發(fā)明方法的具體步驟是
步驟(I).生成擴(kuò)展單元的版圖，具體方法是
首先，將標(biāo)準(zhǔn)單元庫(kù)中同種類型的任意驅(qū)動(dòng)能力的兩個(gè)標(biāo)準(zhǔn)單元進(jìn)行拼接，具體是將兩個(gè)標(biāo)準(zhǔn)單元在水平方向上緊挨著并排擺放，保證擴(kuò)展單元的高度與標(biāo)準(zhǔn)單元的高度一致，并保證電源/地軌線互聯(lián)，得到擴(kuò)展單元的電源/地軌線，完成布 然后，使用金屬將兩個(gè)標(biāo)準(zhǔn)單元相同的端口連接，作為擴(kuò)展單元的端口 ；
對(duì)擴(kuò)展單元進(jìn)行物理驗(yàn)證首先為了保證擴(kuò)展單元的功能正確，對(duì)擴(kuò)展單元進(jìn)行LVS檢查(layout versus schematic,版圖電路圖一致性檢查);然后為了保證擴(kuò)展單元的版圖不違反設(shè)計(jì)規(guī)則，對(duì)擴(kuò)展單元進(jìn)行DRC檢查(design rule check,設(shè)計(jì)規(guī)則檢查)；
對(duì)于通過(guò)兩項(xiàng)檢查的擴(kuò)展單元輸出其最終版 步驟(2).對(duì)擴(kuò)展單元進(jìn)行特征化，得到擴(kuò)展單元庫(kù)，擴(kuò)展單元特征化包括延時(shí)信息特征化、輸入端口電容特征化、功耗特征化、面積特征化、功能函數(shù)特征化；
延時(shí)信息特征化和輸入端口電容特征化中的寄生參數(shù)的提取方法是擴(kuò)展單元使用了額外的金屬，引入了寄生電阻與寄生電容，使用Caliber工具(Metor公司物理驗(yàn)證工具)對(duì)擴(kuò)展單元提取寄生參數(shù)，得到包含寄生參數(shù)的spice網(wǎng)表；使用HSPICE工具(Synopsys公司仿真工具)對(duì)提取的spice網(wǎng)表進(jìn)行仿真得到延時(shí)信息特征化和輸入端口電容特征化；具體是①使用HSPICE工具對(duì)提取的spice網(wǎng)表進(jìn)行第一次仿真，得到擴(kuò)展單元的延時(shí)特征信息；使用非線性延時(shí)模型(NLDM)描述擴(kuò)展單元的延時(shí)特征信息延時(shí)是輸入轉(zhuǎn)換時(shí)間與負(fù)載電容的函數(shù)，對(duì)擴(kuò)展單元的輸入端添加7個(gè)不同的輸入轉(zhuǎn)換時(shí)間，對(duì)擴(kuò)展單元的輸出端添加7個(gè)不同的負(fù)載電容，使用HSPICE工具分別測(cè)量輸入到輸出的延時(shí)信息和輸出轉(zhuǎn)換時(shí)間，得到7 X 7的延時(shí)信息表格，實(shí)現(xiàn)延時(shí)信息特征化；
②使用HSPICE工具對(duì)提取的spice網(wǎng)表進(jìn)行第二次仿真，得到擴(kuò)展單元的輸入端口電容特征信息；具體設(shè)置兩個(gè)電 路一個(gè)將擴(kuò)展單元作為緩沖器的負(fù)載，另一個(gè)將電容作為同種驅(qū)動(dòng)能力的緩沖器的負(fù)載，對(duì)兩個(gè)電路施加相同輸入轉(zhuǎn)換時(shí)間的激勵(lì)，不斷調(diào)整電容值，使兩個(gè)電路的延時(shí)相等，此種情況下的電容值即擴(kuò)展單元的輸入端口電容，實(shí)現(xiàn)輸入端口電容特征化；
擴(kuò)展單元的功耗由標(biāo)準(zhǔn)單元的功耗之和得到，從而實(shí)現(xiàn)擴(kuò)展單元的功耗特征化；擴(kuò)展單元的面積由標(biāo)準(zhǔn)單元的面積之和得到，從而實(shí)現(xiàn)擴(kuò)展單元的面積特征化；擴(kuò)展單元的功能函數(shù)為擴(kuò)展單元的功能函數(shù)，從而實(shí)現(xiàn)擴(kuò)展單元的功能函數(shù)特征化；
將所有擴(kuò)展單元特征信息組織成庫(kù)格式，從而得到擴(kuò)展單元庫(kù)；
步驟(3).使用PrimeTime工具(synopsys公司的時(shí)序分析軟件)對(duì)乘法器進(jìn)行時(shí)序分析，得到乘法器的關(guān)鍵路徑；
步驟(4).使用擴(kuò)展單元庫(kù)，實(shí)現(xiàn)乘法器關(guān)鍵路徑每一級(jí)門(mén)功效相等，得到最短路徑延時(shí)，具體是
①計(jì)算每一級(jí)門(mén)的邏輯功效fi，并得到路徑邏輯功效F;具體是每一級(jí)門(mén)的邏輯功效等于在相等輸入電容的情況下，反相器輸出電流Iinv相對(duì)于該門(mén)輸出電流Ii的倍數(shù)
f J=
則路徑邏輯功效F為
F =
I
N為關(guān)鍵路徑上門(mén)的個(gè)數(shù)；
②計(jì)算每一級(jí)門(mén)的分支功效bp并得到路徑分支功效B，具體是每一級(jí)的分支功效等于門(mén)的總電容為Ci,它在關(guān)鍵路徑上的電容為Ci path
b i - ^* ,1' ^
則路徑分支功效B為
N
B = Π&
I
③計(jì)算路徑扇出G，設(shè)定關(guān)鍵路徑的路徑輸入電容Cin和路徑負(fù)載Clcjad，則路徑扇出G
為
G = I Cm
④計(jì)算滿足最小路徑延時(shí)的最優(yōu)門(mén)功效h_；
hopt _ mBmCr⑤對(duì)于原關(guān)鍵路徑中的每一級(jí)單元X，標(biāo)準(zhǔn)單元庫(kù)和擴(kuò)展單元庫(kù)中具有多種相同功能類型但驅(qū)動(dòng)能力不同的單元，記為XL1,XL2,XL3,……,XLk,……，XLn，執(zhí)行如下操作用XL1,XL2jXL3,……，XLk，……，XLn分別替換單元X，分別計(jì)算替換后的門(mén)功效，選擇其中最接近最優(yōu)門(mén)功效的XLk替換X，如X的門(mén)功效更接近最優(yōu)門(mén)功效，則不替換。本發(fā)明方法在不明顯增加設(shè)計(jì)周期的前提下，分析乘法器關(guān)鍵路徑，并實(shí)現(xiàn)最短路徑延時(shí)，提高了乘法器的性能；該方法使用skill編程語(yǔ)言完成擴(kuò)展單元布局布線，使用TCL編程語(yǔ)言完成關(guān)鍵路徑中單元的替換操作，實(shí)現(xiàn)設(shè)計(jì)自動(dòng)化；該方法同時(shí)適用于其他數(shù)字系統(tǒng)的后端ECO優(yōu)化。


圖I為本發(fā)明標(biāo)準(zhǔn)單元擴(kuò)展示意 圖2為本發(fā)明擴(kuò)展單元BUFX4_X4的延時(shí)信息表格；
圖3為本發(fā)明乘法器結(jié)構(gòu)示意 圖4為本發(fā)明乘法器關(guān)鍵路徑示意圖。
具體實(shí)施例方式一種基于標(biāo)準(zhǔn)單元庫(kù)擴(kuò)展的乘法器的ECO優(yōu)化方法，具體是
步驟(I).生成擴(kuò)展單元的版圖，具體方法是
首先，將標(biāo)準(zhǔn)單元庫(kù)中同種類型的兩個(gè)單元cell_X和cell_y進(jìn)行拼接，得到擴(kuò)展單元cell_z，如圖I所示。標(biāo)準(zhǔn)單元高度相等，寬度不等。將cell_x放置在原點(diǎn)，方向?yàn)镽O ;將cell_y緊貼放置在cell_x的右側(cè)，放置方向?yàn)檠貀軸鏡像。采用這種放置方法便于布線。放置后，cell_x與cell_y的電源/地軌線自動(dòng)拼接在一起，如圖I所示。然后，使用金屬將標(biāo)準(zhǔn)單元相同的端口連接起來(lái)，作為擴(kuò)展單元的端口。(^11_1與cell_y是同種類型的單元，具有相同的端口 A、B、Y，如圖I所示。將兩個(gè)單元對(duì)應(yīng)的端口 A、B、Y使用布線金屬連接起來(lái)，作為單元cell_z的端口。標(biāo)準(zhǔn)單元使用內(nèi)部金屬實(shí)現(xiàn)互聯(lián)，擴(kuò)展時(shí)，使用布線金屬來(lái)實(shí)現(xiàn)端口連接。依據(jù)工藝文件定義的布線金屬的最小間距和寬度，定義布線通道，如圖I所示，虛線表示布線通道，金屬只能沿虛線進(jìn)行布線。對(duì)擴(kuò)展單元進(jìn)行物理驗(yàn)證。在完成擴(kuò)展單元cell_z的布線之后，輸出cell_z的⑶S文件(一種二進(jìn)制格式的版圖文件)。對(duì)該⑶S文件進(jìn)行LVS和DRC檢查。LVS檢查需要用到參照spice網(wǎng)表,該網(wǎng)表通過(guò)將標(biāo)準(zhǔn)單元的spice網(wǎng)表連接起來(lái)得到；使用Calibre提取擴(kuò)展單元的版圖得到版圖的spice，將版圖的spice與參照spice網(wǎng)表進(jìn)行比較，驗(yàn)證擴(kuò)展單元的功能。使用Calibre工具以及規(guī)則文件對(duì)⑶S文件進(jìn)行DRC檢查，保證不違反設(shè)計(jì)規(guī)則。完成LVS和DRC檢查，得到擴(kuò)展單元cell_z的最終版圖。步驟(2).對(duì)擴(kuò)展單元進(jìn)行特征化，得到擴(kuò)展單元庫(kù)，擴(kuò)展單元特征化包括延時(shí)信息特征化、輸入端口電容特征化、功耗特征化、面積特征化、功能函數(shù)特征化；
提取擴(kuò)展單元的寄生參數(shù)擴(kuò)展單元使用了額外的金屬，引入了寄生電阻與寄生電容，使用Caliber工具(Metor公司物理驗(yàn)證工具)對(duì)擴(kuò)展單元提取寄生參數(shù),得到包含寄生參數(shù)的spice網(wǎng)表；使用HSPICE工具(Synopsys公司仿真工具)對(duì)提取的spice網(wǎng)表進(jìn)行仿真得到延時(shí)信息特征化和輸入端口電容特征化；具體是①使用HSPICE工具對(duì)提取的spice網(wǎng)表進(jìn)行第一次仿真，得到擴(kuò)展單元的延時(shí)特征信息。對(duì)cell_z的輸入端添加7個(gè)不同的輸入轉(zhuǎn)換時(shí)間的激勵(lì)，對(duì)擴(kuò)展單元的輸出端添加7個(gè)不同的負(fù)載電容，使用HSPICE工具分別測(cè)量輸入到輸出的延時(shí)和輸出轉(zhuǎn)換時(shí)間，得到關(guān)于輸入轉(zhuǎn)換時(shí)間、輸出負(fù)載的7 X 7的延時(shí)信息表格。以擴(kuò)展單元BUFX4_X4為例，圖2給出了其7x7的延時(shí)信息表格。②使用HSPICE工具對(duì)提取的spice網(wǎng)表進(jìn)行第二次仿真，得到擴(kuò)展單元的輸入端口電容特征信息；具體設(shè)置兩個(gè)電路一個(gè)將擴(kuò)展單元作為緩沖器的負(fù)載，另一個(gè)將電容作為同種驅(qū)動(dòng)能力的緩沖器的負(fù)載，對(duì)兩個(gè)電路施加相同輸入轉(zhuǎn)換時(shí)間的激勵(lì)，不斷調(diào)整電容值，使兩個(gè)電路的延時(shí)相等，此種情況下的電容值即擴(kuò)展單元的輸入端口電容，實(shí)現(xiàn)輸入端口電容特征化；
擴(kuò)展單元的功耗等于標(biāo)準(zhǔn)單元的功耗之和，從而實(shí)現(xiàn)擴(kuò)展單元的功耗特征化；擴(kuò)展單元的面積等于標(biāo)準(zhǔn)單元的面積之和，從而實(shí)現(xiàn)擴(kuò)展單元的面積特征化；擴(kuò)展單元的功能函數(shù)為擴(kuò)展單元的功能函數(shù)，從而實(shí)現(xiàn)擴(kuò)展單元的功能函數(shù)特征化。將所有擴(kuò)展單元特征信息組織成庫(kù)格式，從而得到擴(kuò)展單元庫(kù)；
步驟(3).使用PrimeTime工具(synopsys公司的時(shí)序分析軟件)對(duì)乘法器進(jìn)行時(shí)序分析，得到分析乘法器的關(guān)鍵路徑。乘法器結(jié)構(gòu)采用Booth編碼算法生成部分積，并使用Wallace樹(shù)形算法壓縮部分積,結(jié)構(gòu)示意圖如圖3所示?；贐ooth編碼算法和Wallace樹(shù)形算法實(shí)現(xiàn)的乘法器的關(guān)鍵路徑如圖4所示。步驟(4).使用擴(kuò)展單元庫(kù)，實(shí)現(xiàn)乘法器關(guān)鍵路徑每一級(jí)門(mén)功效相等，得到最短路徑延時(shí)。當(dāng)每一級(jí)單兀的門(mén)功效相等時(shí)，路徑延時(shí)最小。具體是
①計(jì)算每一級(jí)門(mén)的邏輯功效fi;并得到路徑邏輯功效F;具體是每一級(jí)門(mén)的邏輯功效等于在相等輸入電容的情況下，反相器輸出電流Iinv相對(duì)于該門(mén)輸出電流Ii的的倍數(shù)
權(quán)利要求
1.一種基于標(biāo)準(zhǔn)單元庫(kù)擴(kuò)展的乘法器的ECO優(yōu)化方法，其特征在于該方法的具體步驟是 步驟(I).生成擴(kuò)展單元的版圖，具體方法是 首先，將標(biāo)準(zhǔn)單元庫(kù)中同種類型的任意驅(qū)動(dòng)能力的兩個(gè)標(biāo)準(zhǔn)單元進(jìn)行拼接，具體是將兩個(gè)標(biāo)準(zhǔn)單元在水平方向上緊挨著并排擺放，保證擴(kuò)展單元的高度與標(biāo)準(zhǔn)單元的高度一致，并保證電源/地軌線互聯(lián)，得到擴(kuò)展單元的電源/地軌線，完成布圖； 然后，使用金屬將兩個(gè)標(biāo)準(zhǔn)單元相同的端口連接，作為擴(kuò)展單元的端口 ； 對(duì)擴(kuò)展單元進(jìn)行物理驗(yàn)證首先為了保證擴(kuò)展單元的功能正確，對(duì)擴(kuò)展單元進(jìn)行LVS檢查；然后為了保證擴(kuò)展單元的版圖不違反設(shè)計(jì)規(guī)則，對(duì)擴(kuò)展單元進(jìn)行DRC檢查；對(duì)于通過(guò)兩項(xiàng)檢查的擴(kuò)展單元輸出其最終版圖； 步驟(2).對(duì)擴(kuò)展單元進(jìn)行特征化，得到擴(kuò)展單元庫(kù)，擴(kuò)展單元特征化包括延時(shí)信息特征化、輸入端口電容特征化、功耗特征化、面積特征化、功能函數(shù)特征化； 延時(shí)信息特征化和輸入端口電容特征化中的寄生參數(shù)的提取方法是擴(kuò)展單元使用了額外的金屬，引入了寄生電阻與寄生電容，使用Caliber工具對(duì)擴(kuò)展單元提取寄生參數(shù)，得到包含寄生參數(shù)的spice網(wǎng)表；使用HSPICE工具對(duì)提取的spice網(wǎng)表進(jìn)行仿真得到延時(shí)信息特征化和輸入端口電容特征化；具體是 使用HSPICE工具對(duì)提取的spice網(wǎng)表進(jìn)行第一次仿真，得到擴(kuò)展單元的延時(shí)特征信息；使用非線性延時(shí)模型描述擴(kuò)展單元的延時(shí)特征信息延時(shí)是輸入轉(zhuǎn)換時(shí)間與負(fù)載電容的函數(shù)，對(duì)擴(kuò)展單元的輸入端添加7個(gè)不同的輸入轉(zhuǎn)換時(shí)間，對(duì)擴(kuò)展單元的輸出端添加7個(gè)不同的負(fù)載電容，使用HSPICE工具分別測(cè)量輸入到輸出的延時(shí)信息和輸出轉(zhuǎn)換時(shí)間，得到7 χ 7的延時(shí)信息表格，實(shí)現(xiàn)延時(shí)信息特征化； 使用HSPICE工具對(duì)提取的spice網(wǎng)表進(jìn)行第二次仿真，得到擴(kuò)展單元的輸入端口電容特征信息；具體設(shè)置兩個(gè)電路一個(gè)將擴(kuò)展單元作為緩沖器的負(fù)載，另一個(gè)將電容作為同種驅(qū)動(dòng)能力的緩沖器的負(fù)載，對(duì)兩個(gè)電路施加相同輸入轉(zhuǎn)換時(shí)間的激勵(lì)，不斷調(diào)整電容值，使兩個(gè)電路的延時(shí)相等，此種情況下的電容值即擴(kuò)展單元的輸入端口電容，實(shí)現(xiàn)輸入端口電容特征化； 擴(kuò)展單元的功耗由標(biāo)準(zhǔn)單元的功耗之和得到，從而實(shí)現(xiàn)擴(kuò)展單元的功耗特征化；擴(kuò)展單元的面積由標(biāo)準(zhǔn)單元的面積之和得到，從而實(shí)現(xiàn)擴(kuò)展單元的面積特征化；擴(kuò)展單元的功能函數(shù)為擴(kuò)展單元的功能函數(shù)，從而實(shí)現(xiàn)擴(kuò)展單元的功能函數(shù)特征化； 將所有擴(kuò)展單元特征信息組織成庫(kù)格式，從而得到擴(kuò)展單元庫(kù)； 步驟(3).使用PrimeTime工具對(duì)乘法器進(jìn)行時(shí)序分析，得到乘法器的關(guān)鍵路徑； 步驟(4).使用擴(kuò)展單元庫(kù)，實(shí)現(xiàn)乘法器關(guān)鍵路徑每一級(jí)門(mén)功效相等，得到最短路徑延時(shí)，具體是 ①計(jì)算每一級(jí)門(mén)的邏輯功效fi;并得到路徑邏輯功效F ;具體是每一級(jí)門(mén)的邏輯功效等于在相等輸入電容的情況下，反相器輸出電流Iinv相對(duì)于該門(mén)輸出電流Ii的倍數(shù) 則路徑邏輯功效F為
全文摘要
本發(fā)明涉及一種基于標(biāo)準(zhǔn)單元庫(kù)擴(kuò)展的乘法器的ECO優(yōu)化方法。現(xiàn)有優(yōu)化方法受限于庫(kù)中標(biāo)準(zhǔn)單元有限的驅(qū)動(dòng)能力，無(wú)法實(shí)現(xiàn)最短路徑延時(shí)。本發(fā)明方法首先生成擴(kuò)展單元的版圖，然后對(duì)擴(kuò)展單元進(jìn)行特征化，得到擴(kuò)展單元庫(kù)，擴(kuò)展單元特征化包括延時(shí)信息特征化、輸入端口電容特征化、功耗特征化、面積特征化、功能函數(shù)特征化；對(duì)乘法器進(jìn)行時(shí)序分析，得到乘法器的關(guān)鍵路徑；使用擴(kuò)展單元庫(kù)，實(shí)現(xiàn)乘法器關(guān)鍵路徑每一級(jí)門(mén)功效相等，得到最短路徑延時(shí)。本發(fā)明方法在不明顯增加設(shè)計(jì)周期的前提下，分析乘法器關(guān)鍵路徑，并實(shí)現(xiàn)最短路徑延時(shí)，提高了乘法器的性能。本發(fā)明方法便于實(shí)現(xiàn)設(shè)計(jì)自動(dòng)化，對(duì)于其他數(shù)字系統(tǒng)的后端ECO優(yōu)化同樣適用。
文檔編號(hào)G06F17/50GK102622466SQ20121003612
公開(kāi)日2012年8月1日 申請(qǐng)日期2012年2月17日 優(yōu)先權(quán)日2012年2月17日
發(fā)明者嚴(yán)曉浪, 呂冬明, 曾憲愷, 葛海通, 鄭丹丹 申請(qǐng)人:浙江大學(xué)