專利名稱：操作電壓的元件特定配置的制作方法
操作電壓的元件特定配置技術(shù)領(lǐng)域
實施例大體涉及集成電路，且更具體地說，涉及集成電路的可編程電壓。
背景技術(shù)：
給定的照相平板印刷術(shù)工藝可解決的最小尺寸稱為最小特征尺寸或臨界尺寸。由 于特征尺寸的減小傾向于提高IC的速度性能，因此特征尺寸為興趣參數(shù)。印刷的集成電路 (IC)的特征尺寸不是統(tǒng)一的。印刷工藝導(dǎo)致特征尺寸在批次間、在晶片間以及每個晶片中 元件間輕微變化因此，由于制造工藝的變化，例如現(xiàn)場可編程門陣列(FPGA)的可編程IC在 靜態(tài)功率與電路延遲方面不同。慢速元件通常具有較低的靜態(tài)功率，且快速元件通常具有 較高的靜態(tài)功率要求。
由于電路設(shè)計不斷提高目標(biāo)元件的速度與功率效率要求，因此開發(fā)人員在實現(xiàn)之 前使用精確的功率與延遲規(guī)格在目標(biāo)元件上模擬并測試電路設(shè)計變得越來越重要。許多可 編程IC賣主，例如賽靈思公司(Xilinx，Inc.)，測量產(chǎn)品設(shè)計的若干印刷元件的切換速度， 以確定可由設(shè)計者保證的最小操作電壓與最大延遲。
由于元件間的變化，為使所保證的規(guī)格適用于大多數(shù)印刷元件，所保證的電壓與 延遲規(guī)格發(fā)生偏差，以包含一定量的余量(headroom)。例如,測量可指示,大多數(shù)產(chǎn)品元件 可在IV操作電壓下平均以110兆赫(MHz)或高于110兆赫操作，但小部分的元件能在相同 電壓下以低達(dá)102MHz操作。所述規(guī)格可使平均速度110以IOMHz的余量偏差，以確保元件 如規(guī)格中所指示而發(fā)揮性能。工藝變化的存在降低了制造商可向消費(fèi)者保證的性能與功率 規(guī)格。變化的量越大，規(guī)格偏差的余量越大。由于所包含的余量，產(chǎn)品設(shè)計中許多印刷元件 能夠相比賣主產(chǎn)品規(guī)格中所保證的電壓與延遲參數(shù)在較好電壓與延遲參數(shù)下發(fā)揮性能。
一或一個以上實施例可解決上述問題中的一或一個以上問題。發(fā)明內(nèi)容
在一個實施例中，提供一種用于電路設(shè)計的合成的方法?？奢斎朊枋龆鄠€延遲值 的延遲-電壓數(shù)據(jù)。所述延遲值可對應(yīng)于目標(biāo)元件的操作電壓值?？煞治鲭娐吩O(shè)計，以確 定所述電路設(shè)計的最大門級延遲。可確定對應(yīng)于所述最大門級延遲的最小電壓值與對應(yīng)于 默認(rèn)門級延遲的默認(rèn)電壓值?？纱_定對應(yīng)于最小電壓和默認(rèn)電壓值的電壓縮放比例因數(shù)。 可合成電路設(shè)計，以使得所合成的設(shè)計包含電壓縮放比例值。所合成的設(shè)計可指定將操作 電壓設(shè)置為由電壓縮放比例值按比例縮放的啟動電壓值的值。所述啟動電壓值可為存儲在 用于實施所合成的電路設(shè)計的目標(biāo)元件中的值。
在此實施例中，確定最大門級延遲可包含，確定所述最大門級延遲是否處在用戶 所定義的延遲約束中。確定最大門級延遲可包含，確定延遲-電壓數(shù)據(jù)中對應(yīng)于所述最大 門級延遲的電壓值是否處在用戶所定義的電壓約束中。確定最大門級延遲可包含，確定用 戶所定義的電壓縮放比例參數(shù)是否將所述最大門級延遲按比例縮放為所選擇的延遲值。確 定最大門級延遲可包含，確定延遲-電壓數(shù)據(jù)中對應(yīng)于所述最大門級延遲的電壓值是否等于用戶所定義的操作電壓參數(shù)。所述方法的此實施例可進(jìn)一步包括確定電路設(shè)計的每條路徑的最大延遲要求，以及根據(jù)每條路徑的所述最大延遲要求執(zhí)行布局布線優(yōu)化；其中電壓-延遲數(shù)據(jù)可進(jìn)一步指定目標(biāo)元件的區(qū)域的相應(yīng)延遲參數(shù)。確定最大門級延遲可包含使用與默認(rèn)延遲相等的門級延遲模擬電路設(shè)計；驗證所述模擬的輸出是否正確；以及響應(yīng)于驗證所述模擬的所述輸出正確使模擬延遲增大所選擇的量；且使用所增大的模擬延遲來重復(fù)電路設(shè)計的模擬和輸出的驗證。在此實施例中，確定最大門級延遲可包含使用與默認(rèn)電壓相等的電源電壓模擬電路設(shè)計；驗證所述模擬的輸出是否正確；響應(yīng)于驗證所述模擬的所述輸出正確使電源電壓減小所選擇的量；且使用所減小的電源電壓重復(fù)電路設(shè)計的模擬與輸出的驗證；確定電路設(shè)計的模擬產(chǎn)生正確輸出時的最小電源電壓；以及確定對應(yīng)于所述最小電源電壓的模擬的門級延遲。所述方法的此實施例可進(jìn)一步包括從所合成的電路設(shè)計產(chǎn)生比特流；其中所述比特流可經(jīng)進(jìn)一步配置以對目標(biāo)元件進(jìn)行編程，以通過向外部電源發(fā)信號來設(shè)置目標(biāo)元件的操作電壓。在另一實施例中，提供可編程集成電路。所述可編程集成電路可包含多個可編程資源和用于耦接所述可編程資源的多個可編程布線資源。多個配置存儲器晶胞可耦接到所述可編程資源，以及耦接到所述可編程布線資源。可編程集成電路也可包含非易失性存儲器單元和耦接到所述非易失性存儲器單元的功率控制器單元。功率控制器單元可經(jīng)耦接并配置以將操作電壓設(shè)置為存儲在所述非易失性存儲器單元中的最小值。在此實施例中，功率控制器單元可進(jìn)一步耦接到輸出端口 ；且所述功率控制器單元可經(jīng)配置以通過在所述輸出端口輸出所述最小值來設(shè)置操作電壓。存儲在非易失性存儲器單元中的所述最小值可等于針對最大操作延遲所要求的確定的最小操作電壓。功率控制器單元可經(jīng)配置以將操作電壓設(shè)置為等于存儲在非易失性存儲器單元中的最小值的值，所述最小值由存儲在所述非易失性存儲器單元中的電壓參數(shù)按比例縮放。使用配置存儲器晶胞的子集，可將功率控制器單元實施在可編程資源與可編程布線資源的子集上?？墒褂脤Ｓ糜布嵤┕β士刂破鲉卧Ｔ谟忠粚嵤├?，提供一種用于電路設(shè)計的合成的方法。可輸入描述多個延遲值的延遲-電壓數(shù)據(jù)，所述延遲值對應(yīng)于目標(biāo)元件的操作電壓值?？捎商幚砥鲝碾娐吩O(shè)計的分析確定所述電路設(shè)計的最大門級延遲?？纱_定對應(yīng)于多個延遲值中的一個值的操作電壓值中的一個值，所述多個延遲值中的所述一個值等于所確定的最大門級延遲。電路設(shè)計可經(jīng)合成以使得所合成的設(shè)計指定將電壓縮放比例值存儲在非易失性存儲器中。所合成的設(shè)計可進(jìn)一步指定，將所述所合成的設(shè)計的所實現(xiàn)的電路的操作電壓設(shè)置為所述一個操作電壓值的值。在又一實施例中，提供一種用于電路設(shè)計的合成的方法。所述方法的此實施例可包含輸入描述多個延遲值的延遲-電壓數(shù)據(jù)，所述延遲值對應(yīng)于目標(biāo)元件的操作電壓值；從電路設(shè)計的分析確定所述電路設(shè)計的最大門級延遲；確定對應(yīng)于多個延遲值中的一個值的操作電壓值中的一個值，所述多個延遲值中的所述一個值等于所確定的最大門級延遲；以及合成所述電路設(shè)計，其中所合成的電路設(shè)計指定將電壓縮放比例值存儲在非易失性存儲器中；且將所述所合成的電路設(shè)計的所實現(xiàn)的電路的操作電壓設(shè)置為所述一個操作電壓值的值。所述方法的此實施例可進(jìn)一步包含輸入設(shè)計約束；其中確定電路設(shè)計的最大門級延遲可包含確定滿足所述設(shè)計約束的最大門級延遲；且其中，可響應(yīng)于所述操作電壓值中的所述所確定的一個值小于或等于所述設(shè)計約束的而執(zhí)行所述合成。所述設(shè)計約束可為特定的操作電壓。所述設(shè)計約束可為最大操作電壓。所述設(shè)計約束可為最大的用戶所定義的門級延遲。應(yīng)了解，下文具體實施方案與權(quán)利要求書中闡明多種其他實施例。


查閱下文具體實施方案并參考附圖，將清楚多種方面與優(yōu)點，其中圖1-1所示為五個實例元件的電壓對時鐘速度的曲線圖；圖1-2所示為電壓縮放比例因數(shù)和對應(yīng)延遲縮放比例因數(shù)的實例表格；圖1-3所示為表示圖1-2中所示的表格的方程的曲線圖；圖2所示為電壓縮放比例之后的五個元件的功率對延遲的曲線圖；圖3所示為確定目標(biāo)元件的電壓縮放比例因數(shù)的過程的流程圖；圖4-1所示為根據(jù)多種實施例的配置有功率控制器并耦接到外部可編程電源的可編程集成電路的框圖；圖4-2所示為根據(jù)多種實施例的配置有功率控制器與內(nèi)部功率調(diào)節(jié)器的可編程集成電路的框圖；圖5所示為根據(jù)若干實施例的配置有功率控制器的目標(biāo)元件可調(diào)整電壓的過程的流程圖；圖6所示為根據(jù)若干實施例的配置有專用硬件中所實施的功率控制器的目標(biāo)元件可調(diào)整電壓的過程的流程圖；圖7說明根據(jù)多種實施例的用于使用可編程操作電壓實施電路設(shè)計的可編程集成電路的框圖；以及圖8說明根據(jù)多種實施例的用于實施數(shù)據(jù)總線控制器的通用處理器計算設(shè)備的框圖。
具體實施例方式本發(fā)明的多種實施例提供使用可編程電壓以改善集成電路中的功率延遲變化的方法。由于集成電路制造的平板印刷工藝的變化，相同設(shè)計的不同元件需要不同的電壓，以達(dá)到相同的門切換速度。較快速元件可使用較低電壓滿足指定時序要求，且較慢速元件可加速以使用較高電壓以達(dá)到指定時序要求。減小功率與延遲分布的差異可改善產(chǎn)品設(shè)計的功率與延遲規(guī)格兩者。在一個實施例中，測試每個元件，以確定產(chǎn)品規(guī)格中指示的標(biāo)稱延遲的最小操作電壓(Vmin)。此電壓存儲在芯片上的非易失性存儲器中。然后，Vmin可用于向可編程電源發(fā)信號，以將元件的操作電壓設(shè)置為Vmin。例如，圖1-1所示為從同一晶片切下的五個假定元件的電壓對速度性能的曲線圖。由于元件的印刷的變化，每個元件可在給定的操作電壓下以略微不同的速度操作。制造商給出的元件規(guī)格可指示，在1. O伏特的操作電壓下可保證120兆赫(MHz)的操作。這將確保，在1. O伏特下，所述制造商賣出的所有元件將如所指定般發(fā)揮性能。然而，所述元件中的四個元件可在較低操作電壓102下以120MHz操作。通過測量每個元件來確定規(guī)格中將指示的速度的最小操作電壓，所確定的最小操作電壓可存儲在每個元件的非易失性存儲器中，且可用于在啟動時設(shè)置操作電壓。為有效地確定每個所實現(xiàn)的元件的Vmin，制造測試中使用了不同的最終測試流程。在一些總體開路/短路與總體缺陷測試之后，將特殊的速度測試置于靠近測試流程開始處。這些特殊的速度測試是在典型規(guī)格與最小的所保證的電平之間的不同電壓電平下執(zhí)行。記錄所有受測元件通過產(chǎn)品規(guī)格中將使用的要求所需的最低電壓電平。確定元件可達(dá)到所要求的速度的功能測試電壓電平。然后，在所述功能測試電壓電平下測試所述元件，以保證所編程的Vmin電平下的功能性。應(yīng)理解，不需要單獨(dú)測量每個元件。從同一晶片切下的若干元件可用于概括所述晶片的最小電壓。每個晶片也可劃分為區(qū)域，且從同一區(qū)域切下的若干元件可用于概括所述晶片的最小電壓。在一個實施例中，可對印刷元件中的若干印刷元件執(zhí)行進(jìn)一步測試，以確定在以第一速度操作每個元件所需的最小電壓的第一集合與以第二速度操作每個元件所需的最小電壓的第二集合之間的通用縮放比例?？稍谠?guī)格中提供最小電壓的若干通用縮放比例因數(shù)，以指示在若干不同的操作速度下操作元件所需的電壓。因為所述縮放比例是通用的，所以同一縮放比例因數(shù)可與存儲在若干元件上的Vmin —起使用，來確定在某一操作速度下操作每個元件所需的按比例縮放的操作電壓。例如，圖1-1中的曲線圖所示為若干時鐘速度下五個元件所要求的電壓?？纱_定通用的縮放比例因數(shù)，以將在120MHz下操作所需的電壓102按比例縮放為在IOOMHz下操作所需的電壓104。在此實施例中，由以下方程給出了在IOOMHz下操作所需的元件的電壓
(VlOOMHz)。Vl00MHz_Vscalel00*Vl20MHz其中V12cimhz是在120MHz下操作所需的元件的操作電壓，且Vs。―是在兩個操作速度之間按比例縮放的縮放比例因數(shù)。在此實施例中，元件之間的通用縮放比例因數(shù)是線性方程。將認(rèn)識到，一些產(chǎn)品設(shè)計可能需要非線性方程表示操作速度的通用縮放比例。通過在元件規(guī)格中包含若干縮放比例因數(shù)，自動化的設(shè)計工具可由設(shè)計者用來將所述縮放比例因數(shù)中的所要縮放比例因數(shù)編程到所合成的設(shè)計或比特流中。當(dāng)所述設(shè)計被印刷或編程到可編程邏輯上時，在啟動時，所述縮放比例因數(shù)可與存儲在非易失性存儲器中的最小電壓值一起被讀取。所述縮放比例因數(shù)可按比例縮放所存儲的最小電壓值，以達(dá)到對應(yīng)于合適的操作速度的電壓電平。以此方式，設(shè)計者可確定其設(shè)計的所需的操作速度，并且將其設(shè)計配置為在最小必要電壓下操作，來達(dá)到所要求的操作速度。所述縮放比例因數(shù)可存儲在元件內(nèi)部或外部的非易失性存儲器中。例如，如果所述縮放比例因數(shù)存儲在FPGA的比特流中，那么在啟動時的元件配置之前，所述比特流可存儲在內(nèi)部或外部的非易失性存儲器中。所述縮放比例因數(shù)可未必為線性的。例如，圖1-1中，將120MHz按比例縮小為115MHz的縮放比例因數(shù)可與將115MHz按比例縮小為IlOMHz的縮放比例因數(shù)不同。當(dāng)電壓縮放比例因數(shù)連同存儲在元件上的Vmin —起使用時,每個元件的Vmin應(yīng)對應(yīng)于一個操作速度。以此方式，同一縮放比例因數(shù)可用于按比例縮放每個元件的Vmin。同樣，被編程到所用的比特流中的縮放比例因數(shù)應(yīng)將一個操作速度的電壓按比例縮放為在設(shè)計操作速度下操作元件所需的電壓。為使設(shè)計者能夠以不同操作速度在最佳電壓下操作元件，可在元件規(guī)格中包含若干縮放比例因數(shù)。圖1-2所示為將圖1-1中的120MHz電壓102按比例縮放為所示其他操作速度下的電壓的電壓縮放比例因數(shù)與對應(yīng)的延遲縮放比例因數(shù)的表格。所述延遲縮放比例因數(shù)(Vdelay)將一個電壓下的延遲按比例縮放為另一電壓下的延遲。除圖1_2中所示的縮放比例因數(shù)表格之外，或作為其代替，元件規(guī)格中也可包含將延遲縮放比例因數(shù)轉(zhuǎn)換為電壓縮放比例因數(shù)的方程。例如，圖1-3所示為方程4 (Vdelay)2-9 (Vdelay)+6. 6的曲線圖，所述方程可用于計算圖1-2所示表格中未包含的延遲縮放比例因數(shù)的電壓縮放比例因數(shù)。電壓縮放比例可用于降低電壓以降低功率損耗，或者可用于提高電壓以提高性能。圖2所示為在標(biāo)稱電壓下操作的五個受測元件的功率對延遲分布圖。通過在低于標(biāo)稱電壓的電壓下操作，元件a208和b210可減速。通過在高于標(biāo)稱電壓的電壓下操作，元件d206和e204可加速。因此，所述元件在D0202的延遲下操作。因此，時序規(guī)格從Dvar改善到D0,且功率規(guī)格從Pvar改善到Pnew。應(yīng)注意,按比例縮放元件的電壓時,低電壓可能影響所述元件的功能性，且高電壓可能不利地影響可靠性。產(chǎn)品規(guī)格可包含安全操作電壓范圍，以確保不會將操作電壓按比例縮放到安全操作范圍之外。在一些實施例中，可使用軟件設(shè)計工具來確定目標(biāo)元件是否基于例如最大操作速度、最大操作電壓等的多種用戶約束以在降低的電壓下操作。如果所述設(shè)計工具確定，可通過電壓縮放比例來滿足所述用戶約束，那么確定適當(dāng)?shù)碾妷嚎s放比例因數(shù)，并將其編程到比特流中或另外并入到所實現(xiàn)的電路設(shè)計中。軟件設(shè)計工具可用于確定最大延遲，所述最大延遲針對特定電路設(shè)計產(chǎn)生正確輸出。例如，所述設(shè)計工具可分析電路設(shè)計，并確定，即使延遲參數(shù)比規(guī)格中所指示的低1%，也可滿足所指定的時序約束。使用圖1-2中所示的實例表格，所述工具可確定延遲縮放比例因數(shù)1.1對應(yīng)于電壓縮放比例因數(shù)O. 88。電壓縮放比例因數(shù)O. 88可存儲在合成的電路設(shè)計的比特流中，且在元件通電時，可與存儲在非易失性存儲器中的最小電壓一起用于設(shè)置可編程電源的操作電壓。在一個實施例中，對電路設(shè)計反復(fù)執(zhí)行時序分析。在每次反復(fù)中，由遞增的縮放比例因數(shù)降低目標(biāo)元件的延遲規(guī)格中的延遲參數(shù)的額定值。當(dāng)所述設(shè)計無法滿足時序約束時，所述反復(fù)停止。將滿足所述時序約束的最后一個延遲縮放比例因數(shù)用作延遲縮放比例因數(shù)。圖3所示為用于確定特定電路設(shè)計的電壓縮放比例因數(shù)的實例過程的流程圖。在步驟306中接收電路設(shè)計302與電壓/延遲規(guī)格304。電壓/延遲規(guī)格304對應(yīng)于將用于實現(xiàn)電路設(shè)計302的目標(biāo)元件。在步驟306中針對所述目標(biāo)元件從電壓/延遲規(guī)格304確定默認(rèn)門級延遲。所述默認(rèn)門級延遲對應(yīng)于編程到所述目標(biāo)元件上的Vmin操作電壓。例如，規(guī)格中在標(biāo)稱電壓下指示的最大保證的延遲可用作默認(rèn)門級延遲。在步驟309中執(zhí)行時序分析，來確定具有設(shè)置門級延遲的電路設(shè)計302的性能和功能性。在一些實施例中，可在步驟308中執(zhí)行優(yōu)化，來提高所述電路的功能性和性能。例如，可對所述電路設(shè)計重新映射、重新布局和/或重新布線，來提高總處理量，或者滿足所述電路設(shè)計的時序約束。除產(chǎn)生功能上正確的輸出之外，時序和設(shè)計約束可包含許多由用戶所定義的限制，例如目標(biāo)元件的特定操作電壓、特定電壓縮放比例因數(shù)、特定門級延遲、特定操作頻率等。如果在決策步驟310中確定所述電路設(shè)計產(chǎn)生正確的輸出，且滿足時序和/或設(shè)計約束，那么在步驟312中存儲當(dāng)前門級延遲或默認(rèn)門級延遲的縮放比例因數(shù)。在步驟316中增大門級延遲，并且在步驟309中對電路設(shè)計執(zhí)行時序分析。也可在步驟308中進(jìn)一步優(yōu)化所述電路設(shè)計。重復(fù)此過程，直到在決策步驟310中確定電路設(shè)計302產(chǎn)生不正確的輸出，或是無法滿足時序和/或設(shè)計約束。在電路設(shè)計302無法產(chǎn)生正確輸出或無法滿足設(shè)計/時序約束后，在步驟318中檢索對應(yīng)于最大的功能門級延遲的最近存儲的延遲。將延遲縮放比例因數(shù)轉(zhuǎn)換為電壓縮放比例因數(shù)322，并在步驟320中輸出。延遲縮放比例因數(shù)到電壓縮放比例因數(shù)的映射可通過將多個電壓下的FPGA延遲參數(shù)特性化來確定，并且可提供在上文所述的表格或方程中。在一些其他實施例中，可通過使用遞減的操作電壓電平以在目標(biāo)元件的模型上反復(fù)模擬電路設(shè)計來確定特定電路設(shè)計和目標(biāo)元件的電壓縮放比例因數(shù)。在每次反復(fù)中，所述模擬可模擬當(dāng)前電壓電平的目標(biāo)元件的晶體管的鎖存速度(latching speed)。當(dāng)所述設(shè)計無法滿足時序或設(shè)計約束時，所述反復(fù)停止。所述設(shè)計滿足所述時序或設(shè)計約束時的最后一個操作電壓電平用作所述元件的操作電壓。一旦確定了電壓縮放比例因數(shù)，可產(chǎn)生包含特定電壓或電壓縮放比例因數(shù)的所述設(shè)計的比特流并加載到目標(biāo)元件上。在另一實施例中，用戶可請求設(shè)計工具產(chǎn)生具有足夠性能余量的設(shè)計，以允許操作電壓由某一電壓縮放比例因數(shù)按比例縮放?；蛘?，用戶可請求精確的操作電壓。工具使用圖1-2中的實例映射表格來確定必要的延遲縮放比例因數(shù)，且使用規(guī)格中指示的標(biāo)稱電壓來執(zhí)行時序驅(qū)動的實施流程，其中，由延遲縮放比例因數(shù)降低延遲參數(shù)的額定值。如果所述工具成功滿足所述時序約束，那么所得到的設(shè)計將能夠在用戶所請求的電壓縮放比例因數(shù)(或?qū)嶋H電壓)下操作。功率控制器將向可編程電源發(fā)信號，以將操作電壓設(shè)置為由電壓縮放比例因數(shù)按比例縮放的Vmin。例如,用戶可要求所述工具產(chǎn)生Virtex-5設(shè)計,所述設(shè)計可在O. 88V(或縮放比例因數(shù)O. 88)下操作。所述工具確定，所述設(shè)計必須使用規(guī)格中所指示的時序延遲操作，所述時序延遲由延遲縮放比例因數(shù)1. 10降低額定值。所述工具使用規(guī)格中指示的由1. 10調(diào)整的延遲參數(shù)來執(zhí)行時序驅(qū)動的流程。當(dāng)成功時，所得到的設(shè)計可在O. 88V下滿足時序。如果使用Vmin，那么功率控制器將每一部件設(shè)置為O. 88*Vmin。如果未使用Vmin，那么所述功率控制器將每一部件設(shè)置為固定電壓O. 88V。在一些實施例中，不使用Vmin，或可不將其存儲在目標(biāo)元件上。在這些實施例中，可將特定操作電壓編程到比特流中。或者，可確定將產(chǎn)品規(guī)格中指示的標(biāo)稱電壓按比例縮放的縮放比例因數(shù)?？墒褂蒙衔拿枋龅姆椒▉泶_定滿足用戶所定義的約束的特定縮放比例因數(shù)。然后，將所確定的縮放比例因數(shù)編程到比特流中，或?qū)⑵浼虞d到目標(biāo)元件上。當(dāng)所述目標(biāo)元件通電時，功率控制器電路可簡單地將電源電壓設(shè)置為由電壓縮放比例因數(shù)按比例縮放的標(biāo)稱電壓。 圖4-1所示為配備有可編程電壓控制的目標(biāo)元件的框圖。在集成電路元件404上，關(guān)于部件的最小電源電壓(Vmin) 410的信息存儲在非易失性存儲器中。當(dāng)元件被激活時，Vmin410由功率控制器406檢索，并用于將所述元件配置為默認(rèn)操作電壓。為將操作電壓設(shè)置為Vmin值，功率控制器406向電源402發(fā)送對應(yīng)于目標(biāo)操作電壓的電壓識別碼(VID)414。電源402反過來在對應(yīng)于所接收的VID的電壓下為集成電路提供電力。在一個實施例中，功率控制器也向電源發(fā)送狀態(tài)信號416，來指示所述VID信號何時有效。取決于所述狀態(tài)信號的狀態(tài)，電源向Vcc輸入412輸出固定的標(biāo)稱電壓,或者輸出VID電壓。這在所述目標(biāo)元件為FPGA時是適用的。在一些實施例中，可使用上拉電阻和下拉電阻設(shè)置初始電壓，以在配置FPGA之前設(shè)置有效的VID。在另一實施例中，目標(biāo)元件可包含操作電壓調(diào)節(jié)器，以作為可編程電源的代替而在內(nèi)部設(shè)置或調(diào)整所述目標(biāo)元件的合適的操作電壓。圖4-2所示為配備有內(nèi)部功率調(diào)節(jié)器的目標(biāo)元件的框圖。關(guān)于部件的最小電源電壓(Vmin)410的信息存儲在集成電路元件404上的非易失性存儲器中。電源420經(jīng)配置以向Vcc輸入412輸出固定的標(biāo)稱電壓。當(dāng)元件被激活時，功率調(diào)節(jié)器422輸出Vcc內(nèi)部電壓，所述電壓用于向目標(biāo)元件404中所含有的邏輯提供電力。功率控制器406經(jīng)配置以檢索Vmin410和電壓縮放比例因數(shù)408，確定操作電壓，并且向功率調(diào)節(jié)器422發(fā)信號來輸出所確定的操作電壓。圖5所示為根據(jù)若干實施例的具有可編程邏輯中所實施的功率控制器的目標(biāo)FPGA元件可調(diào)整電壓的實例過程的流程圖。在步驟502中，所述目標(biāo)元件通電，且電源將Vcc設(shè)置為初始的默認(rèn)標(biāo)稱值。此電壓可由上拉和下拉電阻設(shè)置，或可進(jìn)行預(yù)設(shè)以響應(yīng)狀態(tài)信號。如果使用所述狀態(tài)信號，那么在配置FPGA之前它必須是有效的。在步驟504中配置FPGA可編程邏輯。在配置FPGA之后，在步驟506中功率控制器506從非易失性存儲器讀取Vmin和/或Vscale,并確定所述目標(biāo)元件的最小操作電壓。在步驟508中，所述功率控制器使用有效VID向可編程電源指示所述最小操作電壓。在步驟510中，電源將Vcc設(shè)置為所述VID中指示的電壓。多種實施例可在許多目標(biāo)元件上實施電路設(shè)計。應(yīng)理解，目標(biāo)元件可為專用集成電路(ASIC)或例如FPGA的可編程邏輯集成電路。如果所述目標(biāo)元件實施可編程邏輯，那么功率控制邏輯可實施在專用硬件或可編程邏輯中。如果不使用狀態(tài)信號向可編程電源發(fā)信號，那么功率控制器可為專用硬件或可編程邏輯。然而，如果在配置FPGA之前使用所述狀態(tài)信號設(shè)置初始電壓，那么所述功率控制器應(yīng)為專用硬件，以使得它在所述元件配置之前是活動的。然后所述功率控制器可設(shè)置所述狀態(tài)信號以向電源指示所述FPGA已配置且VID現(xiàn)有效。如果不使用狀態(tài)信號，那么可跳過此步驟。圖6所示為根據(jù)若干實施例的具有專用硬件中所實施的功率控制器的目標(biāo)FPGA元件可調(diào)整電壓的實例過程的流程圖。在步驟602中所述目標(biāo)元件通電且電源將Vcc設(shè)置為初始的默認(rèn)標(biāo)稱值。在步驟604中專用功率控制器從非易失性存儲器讀取Vmin，并從配置存儲器讀取Vscale，且確定最小操作電壓。在步驟606中所述功率控制器將電源信號線設(shè)置為最小操作電壓Vmin。在步驟608中配置FPGA。在步驟610中，所述功率控制器設(shè)置狀態(tài)以表示VID是有效的。在步驟612中，電源將Ncc設(shè)置為最小操作電壓。圖7為根據(jù)多種實施例的可用在使用可編程操作電壓實施電路設(shè)計的實例可編程集成電路的框圖。如之前所描述的，功率控制器可實施在可編程邏輯上，并且與可編程集成電路的資源互連。
FPGA可在陣列中包含若干不同類型的可編程邏輯塊。例如，圖7說明包含大量不同的可編程片的FPGA架構(gòu)(700)，所述可編程片包含多吉比特收發(fā)器(MGT701)、可配置邏輯塊(CLB702)、隨機(jī)存取存儲器塊(BRAM703)、輸入/輸出塊(I0B704)、配置與時鐘控制邏輯(C0NFIG/CL0CK705 )、數(shù)字信號處理塊(DSP706 )、例如時鐘端口的專門的輸入/輸出塊(1/0707)，以及例如數(shù)字時鐘管理器、模/數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)控邏輯等等的其他可編程邏輯708。一些FPGA也包含專用處理器塊(PR0C710)及內(nèi)部和外部重新配置端口(未圖示)。在一些FPGA中，每個可編程片包含具有與每個相鄰片中的對應(yīng)互連部件之間的標(biāo)準(zhǔn)化連接的可編程互連部件(INT711)。因此，所述可編程互連部件一起實施了所說明的FPGA的可編程互連結(jié)構(gòu)。由包含在圖7頂部的實例所示，可編程互連部件INT711也包含與同一片內(nèi)的可編程邏輯部件之間的連接。例如，CLB702可包含可編程資源，例如可經(jīng)編程以實施用戶邏輯的可配置邏輯部件CLE712，外加單個可編程互連部件INT711。除一個或一個以上可編程互連部件之外，BRAM703還可包含BRAM邏輯部件(BRL713)。通常，包含在片中的互連部件的數(shù)目取決于所述片的高度。在描繪的實施例中，BRAM片與四個CLB的高度相同，但也可使用其他數(shù)目(例如，五個)。除適當(dāng)數(shù)目的可編程互連部件之外，DSP片706還可包含DSP邏輯部件(DSPL714)。除可編程互連部件INT711的一個例子之外，I0B704還可包含，例如，輸入/輸出邏輯部件(I0L715)的兩個例子。如所屬領(lǐng)域的技術(shù)人員將清楚，連接到例如I/O邏輯部件715的實際I/O墊是使用在多種所說明的邏輯塊上方鋪設(shè)的金屬制造而成，且通常不受限于輸入/輸出邏輯部件715的面積。在所描繪的實施例中，(圖7中所示的)芯片的中心附近的柱狀區(qū)域用于配置、時鐘以及其他控制邏輯。由此柱延伸的水平區(qū)域709用以在FPGA的整個寬度上分配時鐘與配
置信號。一些利用圖7中所說明的架構(gòu)的FPGA包含額外邏輯塊，所述額外邏輯塊將構(gòu)成FPGA的大部分的規(guī)則柱狀結(jié)構(gòu)分割。所述額外的邏輯塊可為可編程塊和/或?qū)Ｓ眠壿嫛＠?，圖7中所示的處理器塊PR0C710橫跨CLB與BRAM的若干柱。應(yīng)注意，圖7意圖僅僅說明示范性FPGA架構(gòu)。柱中邏輯塊的數(shù)目、所述柱的相對寬度、柱的數(shù)目與次序、包含在所述柱中的邏輯塊的類型、所述邏輯塊的相對大小以及包含在圖7頂部的互連/邏輯實施方案純粹為示范性的。例如，在實際的FPGA中，一個以上的相鄰CLB柱通常包含在CLB出現(xiàn)處，以有助于用戶邏輯的有效實施。所屬領(lǐng)域的技術(shù)人員將了解，包含一個或一個以上處理器和配置有程序代碼的存儲設(shè)備的多種替代計算設(shè)備將適于托管不同實施例的處理與數(shù)據(jù)結(jié)構(gòu)。圖8為可使用通用處理器實施本文中所述的處理的實例計算設(shè)備的框圖。所屬領(lǐng)域的技術(shù)人員將了解，包含一個或一個以上處理器和配置有程序代碼的存儲設(shè)備的多種替代計算設(shè)備將適于托管其處理與數(shù)據(jù)結(jié)構(gòu)，以及實施一個或一個以上實施例的算法。包括以處理器可執(zhí)行的格式編碼的處理的計算機(jī)代碼可經(jīng)由例如磁盤或光盤或磁帶或光帶、電子存儲元件的多種計算機(jī)可讀的存儲媒體或傳遞通道進(jìn)行存儲與提供，或可作為應(yīng)用服務(wù)通過網(wǎng)絡(luò)進(jìn)行存儲與提供。處理器計算設(shè)備800包含耦接到主機(jī)總線812的一個或一個以上處理器802、時鐘信號產(chǎn)生器804、存儲器單元806、存儲裝置單元808和輸入/輸出控制單元810?？墒褂梅蛛x組件將設(shè)備800實施在電路板上，或可將其實施在集成電路的內(nèi)部。當(dāng)實施在集成電路的內(nèi)部時，處理器計算設(shè)備另外稱為微控制器。所述計算設(shè)備的架構(gòu)取決于如所屬領(lǐng)域的技術(shù)人員將認(rèn)識到的實施要求。處理器802可為一個或一個以上通用處理器，或是一個或一個以上通用處理器與合適的協(xié)同處理器的組合，或是一個或一個以上專門的處理器(例如RISC、CISC、流水線處理器等)。存儲器設(shè)備806通常包含多級高速緩沖存儲器和主要存儲器。存儲裝置設(shè)備808可包含例如磁盤(未圖示)、閃存、EPR0M，或其他非易失性數(shù)據(jù)存儲所提供的本地和/或遠(yuǎn)程持久存儲。所述存儲裝置單元可為可讀的，或是可讀/可寫的。此外，存儲器806與存儲裝置808可在單個的設(shè)備中進(jìn)行組合。處理器設(shè)備802在存儲裝置808和/或存儲器806設(shè)備中執(zhí)行軟件、從存儲裝置808和/或存儲器806設(shè)備讀取數(shù)據(jù)并向其中存儲數(shù)據(jù)，并且通過輸入/輸出控制設(shè)備810與外部元件通信。這些功能由時鐘信號產(chǎn)生器804進(jìn)行同步。計算設(shè)備的資源可由操作系統(tǒng)(未圖示)管理，或者可由硬件控制單元(未圖示)管理。一個或一個以上實施例被視為適用于實施可編程邏輯的多種元件和電路設(shè)計。通過考慮說明書并實踐本文中所揭示的實施例，所屬領(lǐng)域的技術(shù)人員將清楚其他方面和實施例。意圖所述說明書與所說明的實施例僅僅視為實施例，其中隨附權(quán)利要求書指示了本發(fā)明真正的范圍和精神。
權(quán)利要求
1.一種用于電路設(shè)計的合成的方法，所述方法包括 輸入描述多個延遲值的延遲-電壓數(shù)據(jù)，所述延遲值對應(yīng)于目標(biāo)元件的操作電壓值； 從所述電路設(shè)計的分析確定所述電路設(shè)計的最大門級延遲； 確定對應(yīng)于所述最大門級延遲的最小電壓值和對應(yīng)于默認(rèn)門級延遲的默認(rèn)電壓值；確定對應(yīng)于所述最小電壓值和所述默認(rèn)電壓值的電壓縮放比例因數(shù)；以及合成所述電路設(shè)計，其中所合成的電路設(shè)計包含所述電壓縮放比例因數(shù)，且所述所合成的電路設(shè)計指定將操作電壓設(shè)置為由所述電壓縮放比例因數(shù)按比例縮放的啟動電壓值的值，其中所述啟動電壓值存儲在用于實施所述所合成的電路設(shè)計的目標(biāo)元件中。
2.根據(jù)權(quán)利要求1所述的方法，其中，確定最大門級延遲包含，確定所述最大門級延遲是否處在用戶所定義的延遲約束中。
3.根據(jù)權(quán)利要求1所述的方法，其中，確定最大門級延遲包含，確定在所述延遲-電壓數(shù)據(jù)中對應(yīng)于所述最大門級延遲的電壓值是否處在用戶所定義的電壓約束中。
4.根據(jù)權(quán)利要求1所述的方法，其中，確定最大門級延遲包含，確定用戶所定義的電壓縮放比例參數(shù)是否將所述最大門級延遲按比例縮放為所選擇的延遲值。
5.根據(jù)權(quán)利要求1所述的方法，其中，確定最大門級延遲包含，確定在所述延遲-電壓數(shù)據(jù)中對應(yīng)于所述最大門級延遲的電壓值是否等于用戶所定義的操作電壓參數(shù)。
6.根據(jù)權(quán)利要求1至5中任一權(quán)利要求所述的方法，進(jìn)一步包括 確定所述電路設(shè)計的每條路徑的最大延遲要求，以及根據(jù)每條路徑的所述最大延遲要求執(zhí)行布局布線優(yōu)化； 其中所述電壓-延遲數(shù)據(jù)進(jìn)一步指定所述目標(biāo)元件的區(qū)域的相應(yīng)延遲參數(shù)。
7.根據(jù)權(quán)利要求1所述的方法，其中，確定最大門級延遲包含 使用與所述默認(rèn)延遲相等的門級延遲模擬所述電路設(shè)計； 驗證所述模擬的輸出是否正確；以及 響應(yīng)于驗證所述模擬的所述輸出正確 使所述模擬延遲增大所選擇的量；且 使用所增大的所述模擬延遲來重復(fù)所述電路設(shè)計的模擬和輸出的驗證。
8.根據(jù)權(quán)利要求1所述的方法，其中，確定最大門級延遲包含 使用與所述默認(rèn)電壓相等的電源電壓模擬所述電路設(shè)計； 驗證所述模擬的輸出是否正確； 響應(yīng)于驗證所述模擬的所述輸出正確 使所述電源電壓減小所選擇的量；且 使用所減小的所述電源電壓來重復(fù)所述電路設(shè)計的模擬和輸出的驗證； 確定所述電路設(shè)計的模擬產(chǎn)生正確輸出時的最小電源電壓；且 確定對應(yīng)于所述最小電源電壓的所述模擬的門級延遲。
9.根據(jù)權(quán)利要求1至8中任一權(quán)利要求所述的方法，進(jìn)一步包括 從所述所合成的電路設(shè)計產(chǎn)生比特流； 其中所述比特流可經(jīng)進(jìn)一步配置以對所述目標(biāo)元件進(jìn)行編程，以通過向外部電源發(fā)信號來設(shè)置所述目標(biāo)元件的所述操作電壓。
10.一種可編程集成電路，包括多個可編程資源； 多個可編程布線資源，用于耦接所述可編程資源； 多個配置存儲器晶胞，耦接到所述可編程資源，且耦接到所述可編程布線資源； 非易失性存儲器單元；以及 功率控制器單元，耦接到所述非易失性存儲器單元，其中所述功率控制器單元經(jīng)配置以將操作電壓設(shè)置為存儲在所述非易失性存儲器單元中的最小值。
11.根據(jù)權(quán)利要求10所述的可編程集成電路，其中 所述功率控制器單元進(jìn)一步耦接到輸出端口 ；且 所述功率控制器單元經(jīng)配置以通過在所述輸出端口上輸出所述最小值來設(shè)置所述操作電壓。
12.根據(jù)權(quán)利要求10或11所述的可編程集成電路，其中存儲在所述非易失性存儲器單元中的所述最小值等于最大操作延遲所要求的確定的最小操作電壓。
13.根據(jù)權(quán)利要求10或12所述的可編程集成電路，其中所述功率控制器單元經(jīng)配置以將所述操作電壓設(shè)置為等于存儲在所述非易失性存儲單元中的所述最小值的值，所述最小值由存儲在所述非易失性存儲單元中的電壓參數(shù)按比例縮放。
14.根據(jù)權(quán)利要求10至13中任一權(quán)利要求所述的可編程集成電路，其中使用所述配置存儲器晶胞的子集，將所述功率控制器單元實施在所述可編程資源與可編程布線資源的子集上。
15.根據(jù)權(quán)利要求10至13中任一權(quán)利要求所述的可編程集成電路，其中使用專用硬件實施所述功率控制器單元。
全文摘要
提供了一種用于操作電壓的元件特定配置的方法與電路。分析電路設(shè)計(309)，以確定所述電路設(shè)計的最大門級延遲。確定對應(yīng)于所述最大門級延遲的最小電壓值與對應(yīng)于默認(rèn)門級延遲的默認(rèn)電壓值(306)。確定對應(yīng)于所述最小電壓和默認(rèn)電壓值的電壓縮放比例因數(shù)(320)。合成所述電路設(shè)計，以使得所合成的設(shè)計包含所述電壓縮放比例因數(shù)(408)。所述所合成的設(shè)計指定將操作電壓設(shè)置為由所述電壓縮放比例因數(shù)(408)按比例縮放的啟動電壓(410)值的值。
文檔編號G06F17/50GK103003816SQ201180032909
公開日2013年3月27日 申請日期2011年4月22日 優(yōu)先權(quán)日2010年5月5日
發(fā)明者提姆·圖安, 大衛(wèi)·Y·鐘, 羅納德·L·克廉, 安德魯·J·狄貝特斯, 馬修·H·克萊 申請人:吉林克斯公司