專利名稱：用于經(jīng)加密存儲器存取的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實用新型一般來說涉及電子裝置，且更明確地說涉及經(jīng)加密存儲器。
背景技術(shù)：
越來越多多的裝置包括數(shù)字存儲器。舉例來說，智能電話、蜂窩電話、機頂盒、全球定位系統(tǒng)(GPS)接收器、銷售點系統(tǒng)和計算機都使用數(shù)字存儲器。這些裝置可存儲各種個人數(shù)據(jù)和其它敏感信息。因此，對保護存儲于這些裝置中的信息的需要一直在增長。解決與數(shù)字存儲器和/或包括數(shù)字存儲器的裝置有關(guān)的安全問題的一種嘗試是加密數(shù)字存儲器。一些常規(guī)加密方法強制實施數(shù)據(jù)大小限制或次序限制。舉例來說，一些加密方法將存儲器存取限制到固定大小(例如，所有存儲器存取均為128位)或需要以相同 次序(例如，數(shù)據(jù)鏈)來處理數(shù)據(jù)。其它常規(guī)加密方法可招致大的處理開銷，此可降低存儲器存取的帶寬。使用常規(guī)技術(shù)來加密數(shù)字存儲器的一個缺點是存儲器存取可以是隨機的。舉例來說，存取存儲器的次序可以是隨機的，且正存取的存儲器的大小(例如，字節(jié)、字等)可以是隨機的。

實用新型內(nèi)容一種加密模塊，所述加密模塊可接收存儲器地址和待寫入到所述存儲器地址中的數(shù)據(jù)值。所述數(shù)據(jù)值可使用存儲器地址作為用于加密過程的初始值來加密。所述數(shù)據(jù)值可接著存儲于所述存儲器中所述存儲器地址處。在一些實施方案中，一種系統(tǒng)包括經(jīng)配置以用于產(chǎn)生受保護存儲器位置的存儲器地址的處理器。所述系統(tǒng)還包括加密模塊，所述加密模塊耦合到所述處理器且經(jīng)配置以用于使用加密過程來加密數(shù)據(jù)，所述加密過程是通過所述存儲器地址的至少一部分初始化的。所述系統(tǒng)還包括存儲器控制器，所述存儲器控制器耦合到所述加密模塊用于將所述經(jīng)加密數(shù)據(jù)寫入到所述受保護存儲器位置。在另一實施方案中，所述加密模塊進一步經(jīng)配置以將預(yù)定義值存儲于所述存儲器地址的四個最低有效位中，其中所述預(yù)定義值包含具有四個O或四個I的值。在另一實施方案中，所述加密模塊進一步經(jīng)配置以將預(yù)定義值存儲于所述存儲器地址的一個或一個以上位中。在另一實施方案中，所述加密模塊進一步經(jīng)配置以在初始化所述加密過程之前，加擾所述存儲器地址；以及使用偽隨機值來加密所述經(jīng)加擾存儲器地址。所述加密/解密過程的特定實施方案提供以下優(yōu)點中的一者或一者以上1)無數(shù)據(jù)大小限制地加密/解密存儲器存??；2)無次序限制地加密/解密存儲器存??；3)用于經(jīng)加密/經(jīng)解密存儲器存取的經(jīng)改進帶寬；以及4)在不需要來自用戶的初始值的情況下加密/解密數(shù)據(jù)。在附圖及下文描述中中將闡明一個或一個以上所揭示實施方案的細節(jié)。依據(jù)所述描述、圖式及權(quán)利要求書，其它特征、方面及優(yōu)點將變得顯而易見。
圖I是用于加密/解密數(shù)據(jù)的實例系統(tǒng)的概念框圖。圖2是實例加密/解密處理器的概念框圖。圖3圖解說明示范性存儲器。圖4A是用于加密數(shù)據(jù)的示范性過程的流程圖。圖4B是用于解密數(shù)據(jù)的示范性過程的流程圖。圖5A到圖5B是實例時序圖。圖6是實例加密/解密處理器的概念框圖。
具體實施方式
圖I是用于加密數(shù)據(jù)的實例系統(tǒng)100的概念框圖。實例系統(tǒng)100可以是微控制器架構(gòu)，其包括微處理器核心102、DMA控制器104、IXD控制器106、存儲器控制器108、芯片上存儲器110、中斷控制器112、加密/解密處理器114、系統(tǒng)總線矩陣116和多路復(fù)用器118。微處理器核心102可以是任何適當(dāng)?shù)奈⑻幚砥骱诵摹Ｅe例來說，所述微處理器核心可以是基于ARM的核心或數(shù)字信號處理器(DSP)核心。微處理器核心102可經(jīng)由DMA控制器104和IXD控制器106與外部裝置通信。舉例來說，微處理器核心102可經(jīng)由IXD控制器106來控制IXD顯示器，且可經(jīng)由DMA控制器104從外部存儲器裝置(例如，芯片外快閃存儲器裝置、幀緩沖器、硬驅(qū)動器、存儲器映射端口等)讀取/寫入數(shù)據(jù)。微處理器核心102、DMA控制器104和IXD控制器106可經(jīng)由存儲器控制器108與外部裝置交互。舉例來說，LCD控制器106可使用存儲器控制器108將數(shù)據(jù)寫入到幀緩沖器中，且DMA控制器104可使用存儲器控制器108從外部存儲器裝置讀取大數(shù)據(jù)塊。系統(tǒng)總線矩陣116可連接微處理器核心102、DMA控制器104、IXD控制器106和存儲器控制器108。舉例來說，系統(tǒng)總線矩陣116可包括MC_bus 120，其經(jīng)由多路復(fù)用器118將微處理器核心102連接到存儲器控制器；DMA_bus 122，其將DMA控制器連接到存儲器控制器108 ；以及LCD_bus 124，其將IXD控制器106連接到存儲器控制器108。系統(tǒng)總線矩陣116中和/或系統(tǒng)100中的每一總線可以是各種大小(例如，八位寬、十六位寬、三十二位寬和六十四位寬)。舉例來說，MC_bus 120以及總線126和128可以是三十二位寬。雖然所述總線為三十二位寬，但存儲器存取并非限于三十位存儲器存取。舉例來說，假定外部存儲器裝置為三十二位存儲器(例如，字大小的存儲器)，則微處理器核心102可發(fā)布字節(jié)(八位)讀取/寫入操作、半字(十六位)讀取/寫入操作和字(三十二)位讀取/寫入操作(8位的整數(shù)倍)。如上文所指示，微處理器核心102可經(jīng)由多路復(fù)用器118連接到存儲器控制器108。舉例來說，多路復(fù)用器118可經(jīng)由總線126將數(shù)據(jù)從MC_bus 120路由到加密/解密處理器114且經(jīng)由總線128將數(shù)據(jù)從加密/解密處理器114路由到存儲器控制器108。加密/解密處理器114可加密待由微處理器核心102寫入到外部存儲器裝置中的數(shù)據(jù)。舉例來說，在對外部存儲器裝置的寫入操作期間，微處理器核心102經(jīng)由MC_bus 120和多路復(fù)用器118將寫入命令發(fā)射到存儲器控制器108。所述寫入命令包括存儲器地址和待寫入到所述存儲器地址中的數(shù)據(jù)值。多路復(fù)用器118可經(jīng)由總線126將微處理器核心102連接到加密/解密處理器114。加密/解密處理器114可使用存儲器地址來加密數(shù)據(jù)值，且可經(jīng)由總線128和多路復(fù)用器118將經(jīng)加密數(shù)據(jù)值和存儲器地址提供到存儲器控制器108。雖然圖I并未展示DMA控制器104或IXD控制器I 06經(jīng)由多路復(fù)用器118連接到加密/解密處理器114，但在一些實施方案中，系統(tǒng)100可經(jīng)布置使得DMA控制器104和/或IXD控制器106經(jīng)由多路復(fù)用器118連接到加密/解密處理器114。在一些實施方案中，加密/解密處理器114和/或IXD控制器可包括DMA功能性。在這些實施方案中，加密/解密處理器114可加密待由DMA控制器104和/或LCD控制器106寫入到外部存儲器裝置中的數(shù)據(jù)。另外，加密/解密處理器114可包括解密處理器(例如，加密/解密處理器)，其除編碼數(shù)據(jù)外，還可解碼從存儲器裝置讀取的經(jīng)加密數(shù)據(jù)。舉例來說，微處理器核心102可向存儲器控制器108發(fā)布讀取操作，其包括存儲器地址和待從所述存儲器地址讀取的數(shù)據(jù)大小。多路復(fù)用器118可經(jīng)由總線128將存儲器控制器108連接到解密處理器114。加密/解密處理器114可使用存儲器地址來解密經(jīng)編碼數(shù)據(jù)且經(jīng)由總線126和多路復(fù)用器118將 經(jīng)解密數(shù)據(jù)值提供到微控制器核心102。圖2是實例加密/解密處理器114的概念框圖。實例加密/解密處理器114包括三個編碼/解碼模塊201a、201b和201c。每一編碼/解碼模塊201a、201b和201c包括地址寄存器202、密碼加密器模塊204和XOR算子206。雖然圖2圖解說明三個編碼/解碼模塊，但加密/解密處理器114可包括各種數(shù)目的編碼/解碼模塊。地址寄存器202可用以存儲與寫入命令和/或讀取命令相關(guān)聯(lián)的存儲器地址。取決于系統(tǒng)100的架構(gòu)，地址寄存器202可以是各種大小的。舉例來說，地址寄存器202可以是八位寄存器以與字節(jié)大小的存儲器(例如，八位存儲器)相對應(yīng)。密碼加密器模塊204可經(jīng)配置以執(zhí)行任何適當(dāng)?shù)拿艽a加密器過程。舉例來說，密碼加密器模塊204可經(jīng)配置以執(zhí)行高級加密標(biāo)準(zhǔn)(“AES”)密碼加密器或數(shù)據(jù)加密標(biāo)準(zhǔn)(“DES”)密碼加密器。密碼加密器模塊204可存取地址寄存器202且使用存儲器地址作為初始值或作為初始化向量。舉例來說，密碼加密器模塊204可使用與寫入操作相關(guān)聯(lián)的存儲器地址作為初始值或初始化向量。密碼加密器模塊204可以是流密碼加密器，其類似于AES標(biāo)準(zhǔn)的相反模式(例如，AES CTR操作模式)。然而，不同于AES標(biāo)準(zhǔn)的相反模式，密碼加密器模塊204并不需要用戶提供的初始值(例如，密碼加密器模塊204可在用戶輸入不提供初始值的情況下操作)且不需要以相同次序來處理數(shù)據(jù)。密碼加密器模塊204輸出經(jīng)加密值(例如，經(jīng)加密存儲器地址)。關(guān)于寫入命令，XOR算子206接收與寫入操作相關(guān)聯(lián)的經(jīng)加密存儲器地址和數(shù)據(jù)值，且使用經(jīng)加密存儲器地址和數(shù)據(jù)值執(zhí)行XOR運算(例如，經(jīng)加密數(shù)據(jù)值=數(shù)據(jù)值XOR經(jīng)加密存儲器地址)。接著輸出XOR算子206的輸出(例如，經(jīng)加密數(shù)據(jù)值210)。舉例來說，經(jīng)加密數(shù)據(jù)值210可經(jīng)由總線128和多路復(fù)用器118提供到存儲器控制器108。關(guān)于讀取命令，XOR算子206接收從存儲器地址讀取的經(jīng)加密存儲器地址和經(jīng)加密數(shù)據(jù)值，且使用經(jīng)加密存儲器地址和經(jīng)加密數(shù)據(jù)值執(zhí)行XOR運算(例如，經(jīng)解密數(shù)據(jù)值=經(jīng)加密數(shù)據(jù)值XOR經(jīng)加密存儲器地址)。接著輸出XOR算子206的輸出(例如，經(jīng)解密數(shù)據(jù)值210)。舉例來說，經(jīng)解密數(shù)據(jù)值210可經(jīng)由總線126和多路復(fù)用器118提供到微控制器核心102。[0029]在一些實施方案中，外部存儲器裝置為字存儲器裝置(例如，每一存儲器單元包括四個字節(jié)的數(shù)據(jù))。舉例來說，圖3圖解說明η字存儲器300且每一存儲器地址包括四個字節(jié)的數(shù)據(jù)。舉例來說，存儲器地址O包括字節(jié)3到字節(jié)O。由于存儲器存取在大小上可以是隨機的(例如，可寫入單字節(jié)或可讀取數(shù)據(jù)字)，因此可在將存儲器地址存儲于地址寄存器202中之前截斷存儲器地址。舉例來說，如果三十二位存儲器地址為0χΑΑ10Β310，那么編碼模塊201a可截斷兩個最低有效位且將經(jīng)截短值(例如，0x2A842CC4)存儲于地址寄存器202中。此允許密碼加密器模塊204針對所述字內(nèi)的每一字節(jié)(例如，存儲器地址O的字節(jié)3到字節(jié)O)使用相同初始值或初始化向量。另外，η字存儲器300可使用各種數(shù)據(jù)大小來存取。舉例來說，存儲器300可使用半字存取或雙字存取來存取。從存儲器地址截斷的位的數(shù)目可取決于存儲器存取的大小。舉例來說，如果使用半字存取來存取存儲器300，那么編碼模塊201a可截斷最低有效位且將經(jīng)截斷值存儲于地址寄存器202中。作為另一實例，如果使用雙字存取來存取存儲器300，那么編碼模塊201a可截斷三個最低有效位。 在一些實施方案中，替代截斷存儲器地址，編碼模塊201a可將一值寫入到存儲器地址中。舉例來說，編碼模塊201a可將預(yù)定值寫入到存儲器地址的兩個或四個最低有效位中。所述預(yù)定值可以全部為O或全部為I (例如，四個O或兩個I)。在一些實施方案中，編碼模塊201可將一值寫入到存儲器地址中任何地方的一個或一個以上位中。舉例來說，編碼模塊201a可將預(yù)定值寫入到存儲器地址的三個最高有效位中或存儲器地址的位位置中。圖4A是用于加密數(shù)據(jù)的示范性過程400的流程圖。過程400在接收到存儲器命令(例如，寫入命令)時開始(在步驟402處)。舉例來說，加密/解密處理器114可接收寫入操作(其包括存儲器地址和待寫入到所述存儲器地址中的數(shù)據(jù)值)且將存儲器地址存儲于地址寄存器202中。在具有類似于圖3的η字存儲器300的存儲器的一些實施方案中，在將存儲器地址存儲于地址寄存器202中之前截斷存儲器地址的兩個最低有效位。在一些實施方案中，可基于存儲器存取的大小來截斷最低有效位或三個最低有效位。在一些實施方案中，使用預(yù)定義值(例如，四個I或四個O)來蓋寫兩個或四個最低有效位。接著，編碼存儲器地址(在404處)。舉例來說，密碼加密器模塊204可存取存儲于地址寄存器204中的存儲器地址且加密所述存儲器地址。在一些實施方案中，密碼加密器模塊204加密所述存儲器地址。密碼加密器模塊204可使用各種加密算法來加密存儲器地址。舉例來說，密碼加密器模塊204可使用AES加密算法或DES加密算法來加密存儲器地址。存儲器地址可由加密/解密處理器114用作初始值或初始化向量。加密與寫入操作相關(guān)聯(lián)的數(shù)據(jù)值(在406處)。舉例來說，可使用經(jīng)加密存儲器地址通過XOR運算來加密與寫入操作相關(guān)聯(lián)的數(shù)據(jù)值(例如，經(jīng)加密數(shù)據(jù)值=數(shù)據(jù)值XOR經(jīng)加密存儲器地址)?？蓪⒔?jīng)加密數(shù)據(jù)值210存儲于存儲器中(在408處)。舉例來說，加密/解密處理器114可將經(jīng)加密數(shù)據(jù)值210提供到存儲器控制器108，存儲器控制器108可將經(jīng)加密數(shù)據(jù)值存儲于存儲器裝置中(例如，將經(jīng)加密數(shù)據(jù)值寫入與寫入操作相關(guān)聯(lián)的存儲器地址處)。圖4Β是用于解密數(shù)據(jù)的示范性過程450的流程圖。過程450在接收到存儲器命令(例如，讀取命令)時開始(在步驟452處)。舉例來說，加密/解密處理器114可接收包括存儲器地址和待從所述存儲器地址讀取的數(shù)據(jù)大小的讀取命令。可將所述存儲器地址存儲于地址寄存器202中。在具有類似于圖3的η字存儲器300的存儲器的一些實施方案中，在將存儲器地址存儲于地址寄存器202中之前截斷存儲器地址的兩個最低有效位。在一些實施方案中，使用預(yù)定義值(例如，四個I或四個O)來蓋寫存儲器地址的兩個或四個最低有效位。接著，編碼(例如，密碼加密或加密)存儲器地址(在454處)。舉例來說，密碼加密器模塊204可存取存儲于地址寄存器202中的存儲器地址且加密所述存儲器地址。密碼加密器模塊204可使用各種加密算法來加密存儲器地址。舉例來說，密碼加密器模塊204可使用AES加密算法或DES加密算法。存儲器地址可由加密/解密處理器114用作初始值或初始化向量。解密存儲于與讀取操作相關(guān)聯(lián)的存儲器地址處的數(shù)據(jù)值(在456處)。舉例來說，可使用經(jīng)加密存儲器地址通過XOR運算來解密存儲于存儲器地址中的經(jīng)加密數(shù)據(jù)值(例如，經(jīng)解密數(shù)據(jù)值=經(jīng)加密數(shù)據(jù)值XOR經(jīng)加密存儲器地址)。
可將經(jīng)解密數(shù)據(jù)值210提供到微控制器核心(在458處)。舉例來說，加密/解密處理器114可將經(jīng)解密數(shù)據(jù)值210提供到微控制器核心102，微控制器核心102可在計算或其它操作中使用經(jīng)解密數(shù)據(jù)值。在一些實施方案中，微控制器核心102可將經(jīng)解密數(shù)據(jù)值提供到系統(tǒng)100中的另一組件。在一些實施方案中，微處理器核心102可存取相繼存儲器地址(例如，突發(fā)存取)。舉例來說，微處理器核心102可存取存儲器的四個相繼字(例如，從存儲器讀取四個相繼字或?qū)⑺膫€相繼字的數(shù)據(jù)寫入到存儲器)。為利用四個相繼存儲器存取，加密/解密處理器114可截斷存儲器地址的四個最低有效位。可將經(jīng)截斷存儲器地址作為初始值用于密碼加密器模塊204。此可改進數(shù)據(jù)傳送的帶寬，因為密碼加密器模塊204針對四個字處理一次存儲器地址。舉例來說，圖5Α和圖5Β圖解說明實例時序圖502和504。時序圖502圖解說明四個相繼存儲器存取，其中在由密碼加密器模塊204進行處理之前不截斷存儲器地址的四個最低有效位(例如，如上文且結(jié)合圖3所描述，加密/解密處理器114截斷兩個最低有效位)。每一存儲器存取包括存儲器傳送操作(例如，包括存儲器地址和待從所述存儲器地址讀取的經(jīng)加密數(shù)據(jù)值的讀取操作)、密碼加密器操作(例如，密碼加密存儲器地址)和XOR運算(例如，將XOR算子應(yīng)用于經(jīng)編碼數(shù)據(jù)值)。時序圖504圖解說明四個相繼存儲器存取，其中在由密碼加密器模塊204進行處理之前截斷存儲器地址的四個最低有效位。由于存儲器地址的四個最低有效位被截短，因此不需要密碼加密器模塊204針對每一存儲器存取處理存儲器地址。而是，由密碼加密器模塊204將存儲器地址密碼加密一次，且將經(jīng)密碼加密地址用以對剩余數(shù)據(jù)值進行X0R。如圖5Α和圖5Β中所圖解說明。此可產(chǎn)生經(jīng)改進的數(shù)據(jù)傳送帶寬，因為減小了編碼四個相繼存儲器地址的時間。在一些實施方案中，加密/解密處理器114可包括額外安全措施。舉例來說，圖6圖解說明包括三個編碼/解碼模塊601a、601b和601c的加密/解密處理器114的實施方案。編碼/解碼模塊601a到601c類似于編碼/解碼模塊201a到201c，但可包括經(jīng)加擾地址寄存器602和一次性隨機字符串(nonce) 603。編碼模塊601可接收經(jīng)加擾存儲器地址且將所述經(jīng)加擾存儲器地址存儲于經(jīng)加擾地址寄存器602中。在一些實施方案中，所述存儲器地址可由微處理器核心102來加擾或可由專用外圍設(shè)備來加擾。在一些實施方案中，所述存儲器地址在加擾并存儲于經(jīng)加擾地址寄存器602中之前被截斷(例如，截斷兩個最低有效位)。使用隨機或偽隨機數(shù)(例如，一次性隨機字符串603)來編碼經(jīng)加擾地址寄存器602。舉例來說，可經(jīng)由XOR算子來組合經(jīng)加擾地址與一次性隨機字符串603 (例如，經(jīng)編碼地址=經(jīng)加擾地址XOR—次性隨機字符串)且可將經(jīng)編碼地址提供到密碼加密器模塊204?？扇缟衔慕Y(jié)合圖2和圖4所解釋來處理經(jīng)編碼地址和數(shù)據(jù)值。盡管此文檔含有許多特定實施方案細節(jié)，但并不應(yīng)將這些細節(jié)視為對可主張范圍的限制，而是應(yīng)視為對可為特定實施例特有的特征的描述。在此說明書中在單獨實施例的上下文中描述的某些特征還可以組合形式實施于單個實施例中。相反地，在單個實施例的上下文中描述的各種特征也可單獨地或以任何適合子組合形式實施于多個實施例中。而 且，雖然上文可將特征描述為以某些組合形式起作用且甚至最初主張如此，但來自一所主張組合的一個或一個以上特征在一些情況下可從所述組合去除，且所述所主張組合可針對子組合或子組合的變化形式。
權(quán)利要求1.一種用于經(jīng)加密存儲器存取的系統(tǒng)，其特征在于包含 處理器，其經(jīng)配置以用于產(chǎn)生受保護存儲器位置的存儲器地址； 加密模塊，其耦合到所述處理器且經(jīng)配置以用于使用加密過程來加密數(shù)據(jù)，所述加密過程是通過所述存儲器地址的至少一部分初始化的；以及 存儲器控制器，其耦合到所述加密模塊以用于將所述經(jīng)加密數(shù)據(jù)寫入到所述受保護存儲器位置。
2.根據(jù)權(quán)利要求I所述的系統(tǒng)，其特征在于所述加密模塊進一步經(jīng)配置以將預(yù)定義值存儲于所述存儲器地址的四個最低有效位中，其中所述預(yù)定義值包含具有四個O或四個I的值。
3.根據(jù)權(quán)利要求I所述的系統(tǒng)，其特征在于所述加密模塊進一步經(jīng)配置以將預(yù)定義值 存儲于所述存儲器地址的一個或一個以上位中。
4.根據(jù)權(quán)利要求I所述的系統(tǒng)，其特征在于所述加密模塊進一步經(jīng)配置以 在初始化所述加密過程之前，加擾所述存儲器地址；以及 使用偽隨機值來加密所述經(jīng)加擾存儲器地址。
專利摘要本實用新型涉及一種用于經(jīng)加密存儲器存取的系統(tǒng)。在一個方面中，所述系統(tǒng)包含處理器，其經(jīng)配置以用于產(chǎn)生受保護存儲器位置的存儲器地址；加密模塊，其耦合到所述處理器且經(jīng)配置以用于使用加密過程來加密數(shù)據(jù)，所述加密過程是通過所述存儲器地址的至少一部分初始化的；以及存儲器控制器，其耦合到所述加密模塊以用于將所述經(jīng)加密數(shù)據(jù)寫入到所述受保護存儲器位置。
文檔編號G06F21/79GK202650015SQ20112056395
公開日2013年1月2日 申請日期2011年12月21日 優(yōu)先權(quán)日2011年9月27日
發(fā)明者紀(jì)堯姆·佩昂, 阿蘭·韋爾涅, 米歇爾·杜蓋 申請人:愛特梅爾公司