專利名稱：基于 sync 機制的sata 控制器與閃存控制器間的傳輸裝置及方法
技術領域：
本發(fā)明涉及SATA控制器與閃存控制器間的傳輸技術，特別是涉及一種基于SYNC機制的SATA控制器與閃存控制器間的傳輸裝置及方法。
背景技術：
當前固態(tài)硬盤中SATA控制器與閃存控制器之間的傳輸方法中，每一次的Host主機讀寫請求，SATA控制器和閃存控制器都有中斷產生，這種方法不足之處是中斷產生次數(shù)太多，這使得系統(tǒng)的延遲增加，因此，急需提出一種傳輸方法，來解決中斷延遲，從而大大提高SATA接口固態(tài)硬盤的傳輸速度。

發(fā)明內容
本發(fā)明的目的在于提供一種基于SYNC機制的SATA控制器與閃存控制器間的傳輸裝置及方法，用于解決現(xiàn)有技術中中斷產生次數(shù)太多，導致系統(tǒng)的延遲增加，以至于無法提高SATA接口固態(tài)硬盤的傳輸速度的問題。為了實現(xiàn)上述目的，本發(fā)明提供一種基于SYNC機制的SATA控制器與閃存控制器間的傳輸裝置，應用于固態(tài)硬盤中SATA控制器與閃存控制器之間的數(shù)據(jù)傳輸，其特征在于，包括設置于所述SATA控制器上的第一 Trigger模塊、設置所述閃存控制器上的第二Trigger 模塊；所述第一 Trigger模塊、所述第二 Trigger模塊采用PRD格式實現(xiàn)所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)傳輸。所述的傳輸裝置，其中，還包括一數(shù)據(jù)塊，為所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)讀寫緩沖區(qū)。所述的傳輸裝置，其中，所述SATA控制器接收主機發(fā)送的寫命令，并解析該寫命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述SATA控制器的DMA從主機接收數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)；在寫入完成后，所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的DMA ；所述閃存控制器的DMA從所述數(shù)據(jù)讀寫緩沖區(qū)讀取數(shù)據(jù)，并寫入到閃存中；在所述閃存控制器的DMA寫入完成后，所述第二 Trigger模塊發(fā)出信號通知所述SATA控制器寫命令完成；所述第一 Trigger模塊向主機發(fā)送完成狀態(tài)。所述的傳輸裝置，其中，所述SATA控制器接收主機發(fā)送的讀命令，并解析該讀命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的DMA ；所述閃存控制器的DMA從閃存中讀取數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)中；在完成讀取數(shù)據(jù)后，所述第二 Trigger模塊發(fā)出信號通知所述SATA控制器讀命令完成；所述第一 Trigger模塊啟動所述SATA控制器的DMA，從所述數(shù)據(jù)讀寫緩沖區(qū)中讀取數(shù)據(jù)，并發(fā)送給主機。所述的傳輸裝置，其中，所述閃存控制器為NFC閃存控制器。為了實現(xiàn)上述目的，本發(fā)明提供一種基于SYNC機制的SATA控制器與閃存控制器間的傳輸方法，應用于固態(tài)硬盤中SATA控制器與閃存控制器之間的數(shù)據(jù)傳輸，其特征在于，包括步驟一，在所述SATA控制器上設置第一 Trigger模塊，在所述閃存控制器上設置第二 Trigger模塊；步驟二，所述第一 Trigger模塊、所述第二 Trigger模塊采用PRD格式實現(xiàn)所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)傳輸。所述的傳輸方法，其中，所述步驟一中，還包括一數(shù)據(jù)塊，為所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)讀寫緩沖區(qū)。所述的傳輸方法，其中，所述步驟二中，還包括主機的寫過程，具體是所述SATA控制器接收主機發(fā)送的寫命令，并解析該寫命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述SATA控制器的DMA從主機接收數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)；在寫入完成后，所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的DMA ；所述閃存控制器的DMA從所述數(shù)據(jù)讀寫緩沖區(qū)讀取數(shù)據(jù)，并寫入到閃存中；在所述閃存控制器的DMA寫入完成后，所述第二 Trigger模塊發(fā)出信號通知所述SATA控制器寫命令完成；所述第一 Trigger模塊向主機發(fā)送完成狀態(tài)。所述的傳輸方法，其中，所述步驟二中，還包括主機的讀過程，具體是所述SATA控制器接收主機發(fā)送的讀命令，并解析該讀命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的DMA ；所述閃存控制器的DMA從閃存中讀取數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)中；在完成讀取數(shù)據(jù)后，所述第二 Trigger模塊發(fā)出信號通知所述SATA控制器讀命令完成；所述第一 Trigger模塊啟動所述SATA控制器的DMA，從所述數(shù)據(jù)讀寫緩沖區(qū)中讀取數(shù)據(jù)，并發(fā)送給主機。所述的傳輸方法，其中，所述步驟二中，所述閃存控制器為NFC閃存控制器。
與現(xiàn)有技術相比，本發(fā)明的有益技術效果是 本發(fā)明基于SYNC (Synchronous，同步的)機制，添加了 Trigger硬件結構，使得SATA控制器與閃存控制器之間通過SYNC機制相互傳輸數(shù)據(jù)，無需中斷產生和軟件參與查詢狀態(tài)，從而提高SATA接口固態(tài)硬盤的數(shù)據(jù)傳輸率。


圖1是現(xiàn)有SATA控制器與閃存控制器間的傳輸方式示意圖；圖2是本發(fā)明基于SYNC機制的SATA控制器與閃存控制器間的傳輸裝置結構圖；圖3是本發(fā)明的Trigger模塊的硬件結構圖；圖4是本發(fā)明基于SYNC機制的SATA控制器與閃存控制器間的寫過程流程圖；圖5是本發(fā)明基于SYNC機制的SATA控制器與閃存控制器間的讀過程流程圖。
具體實施例方式以下結合附圖和具體實施例對本發(fā)明進行詳細描述，但不作為對本發(fā)明的限定。如圖2所示，是本發(fā)明基于SYNC機制的SATA控制器與閃存控制器間的傳輸裝置結構圖。該傳輸裝置應用于固態(tài)硬盤中SATA控制器與閃存控制器之間的數(shù)據(jù)傳輸，用于使得SATA控制器20與閃存控制器30之間通過SYNC機制相互傳輸數(shù)據(jù)，包括第一Trigger 模塊 201、第二 Trigger 模塊 301。進一步地，閃存控制器30可以是NFC閃存控制器。第一 Trigger模塊201，設置于SATA控制器20上，用于基于SYNC機制實現(xiàn)SATA控制器20與NFC閃存控制器30之間的數(shù)據(jù)傳輸。第二 Trigger模塊301，設置于NFC閃存控制器30上，用于基于SYNC機制實現(xiàn)NFC閃存控制器30與SATA控制器20之間的數(shù)據(jù)傳輸。進一步地，SATA控制器20還包括DMA模塊202 (簡稱為DMA 202) ；NFC閃存控制器30還包括DMA模塊302 (簡稱為DMA 302)。其中，DMA為直接內存存取(Direct MemoryAccess)ο第一 Trigger模塊201、第二 Trigger模塊301實現(xiàn)SATA控制器20與NFC閃存控制器30之間傳輸數(shù)據(jù)采用PRD格式。進一步地，PRD格式見下表1所示表 1
Sync Flag
Data Block Address進一步地，PRD格式中的Sync Flags見下表2所示表 2
BitsDescription31 7Resv6 4Flash Channel3NFC Rd Done2NFC Wr Done1SATA Rx Request0SATA Tx Done其中Flash Channel 對應到 32 個 NAND Flash (閃存)40 的片選；
6
NFC Rd Done =DMA 302完成讀數(shù)據(jù)后，第二 Trigger模塊301會將此標記位置1 ；NFC Wr Done =DMA 302完成寫數(shù)據(jù)后，第二 Trigger模塊301會將此標記位置1 ；SATA Rx Reques :SATA控制器20在接收到Host主機10的寫命令后，第一 Trigger模塊201將此標記位置1 ；SATA Tx Done =DMA 202完全接收到Host主機10發(fā)送過來的數(shù)據(jù)后，第一Trigger模塊201將此標記位置1。進一步地，PRD格式中的Data Block Address，是讀寫數(shù)據(jù)的緩沖區(qū)首地址，第一Trigger模塊201、第二 Trigger模塊301解析該地址，并分別發(fā)送給相應的DMA 202、DMA302，由DMA 202、DMA 302向該地址讀/寫數(shù)據(jù)，該地址是32位長度。該Data Block Address的格式見下表3所示表 權利要求
1.一種基于SYNC機制的SATA控制器與閃存控制器間的傳輸裝置，應用于固態(tài)硬盤中SATA控制器與閃存控制器之間的數(shù)據(jù)傳輸，其特征在于，包括設置于所述SATA控制器上的第一 Trigger模塊、設置所述閃存控制器上的第二 Trigger模塊；所述第一 Trigger模塊、所述第二 Trigger模塊采用PRD格式實現(xiàn)所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)傳輸。
2.根據(jù)權利要求1所述的傳輸裝置，其特征在于，還包括一數(shù)據(jù)塊，為所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)讀寫緩沖區(qū)。
3.根據(jù)權利要求2所述的傳輸裝置，其特征在于，所述SATA控制器接收主機發(fā)送的寫命令，并解析該寫命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述SATA控制器的DMA從主機接收數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)；在寫入完成后，所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的DMA ；所述閃存控制器的DMA從所述數(shù)據(jù)讀寫緩沖區(qū)讀取數(shù)據(jù)，并寫入到閃存中；在所述閃存控制器的DMA寫入完成后，所述第二Trigger模塊發(fā)出信號通知所述SATA控制器寫命令完成；所述第一 Trigger模塊向主機發(fā)送完成狀態(tài)。
4.根據(jù)權利要求2或3所述的傳輸裝置，其特征在于，所述SATA控制器接收主機發(fā)送的讀命令，并解析該讀命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的DMA ；所述閃存控制器的DMA從閃存中讀取數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)中；在完成讀取數(shù)據(jù)后，所述第二 Trigger模塊發(fā)出信號通知所述SATA控制器讀命令完成；所述第一 Trigger模塊啟動所述SATA控制器的DMA，從所述數(shù)據(jù)讀寫緩沖區(qū)中讀取數(shù)據(jù)，并發(fā)送給主機。
5.根據(jù)權利要求1、2或3所述的傳輸裝置，其特征在于，所述閃存控制器為NFC閃存控制器。
6.一種基于SYNC機制的SATA控制器與閃存控制器間的傳輸方法，應用于固態(tài)硬盤中SATA控制器與閃存控制器之間的數(shù)據(jù)傳輸，其特征在于，包括步驟一，在所述SATA控制器上設置第一 Trigger模塊，在所述閃存控制器上設置第二Trigger 模塊；步驟二，所述第一 Trigger模塊、所述第二 Trigger模塊采用PRD格式實現(xiàn)所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)傳輸。
7.根據(jù)權利要求6所述的傳輸方法，其特征在于，所述步驟一中，還包括一數(shù)據(jù)塊，為所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)讀寫緩沖區(qū)。
8.根據(jù)權利要求7所述的傳輸方法，其特征在于，所述步驟二中，還包括主機的寫過程，具體是所述SATA控制器接收主機發(fā)送的寫命令，并解析該寫命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述SATA控制器的DMA從主機接收數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)；在寫入完成后，所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的 DMA ；所述閃存控制器的DMA從所述數(shù)據(jù)讀寫緩沖區(qū)讀取數(shù)據(jù)，并寫入到閃存中；在所述閃存控制器的DMA寫入完成后，所述第二 Trigger模塊發(fā)出信號通知所述SATA控制器寫命令完成；所述第一 Trigger模塊向主機發(fā)送完成狀態(tài)。
9.根據(jù)權利要求7或8所述的傳輸方法，其特征在于，所述步驟二中，還包括主機的讀過程，具體是所述SATA控制器接收主機發(fā)送的讀命令，并解析該讀命令，獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址；所述第一 Trigger模塊發(fā)出信號通知所述閃存控制器；所述第二 Trigger模塊獲取所述數(shù)據(jù)讀寫緩沖區(qū)的首地址，并發(fā)送至所述閃存控制器的 DMA ；所述閃存控制器的DMA從閃存中讀取數(shù)據(jù)，并寫入到所述數(shù)據(jù)讀寫緩沖區(qū)中；在完成讀取數(shù)據(jù)后，所述第二 Trigger模塊發(fā)出信號通知所述SATA控制器讀命令完成；所述第一 Trigger模塊啟動所述SATA控制器的DMA，從所述數(shù)據(jù)讀寫緩沖區(qū)中讀取數(shù)據(jù)，并發(fā)送給主機。
10.根據(jù)權利要求6、7或8所述的傳輸方法，其特征在于，所述步驟二中，所述閃存控制器為NFC閃存控制器。
全文摘要
本發(fā)明公開了一種基于SYNC機制的SATA控制器與閃存控制器間的傳輸裝置及方法，應用于固態(tài)硬盤中SATA控制器與閃存控制器之間的數(shù)據(jù)傳輸，該裝置包括設置于所述SATA控制器上的第一Trigger模塊、設置所述閃存控制器上的第二Trigger模塊；所述第一Trigger模塊、所述第二Trigger模塊采用PRD格式實現(xiàn)所述SATA控制器與所述閃存控制器之間的數(shù)據(jù)傳輸。本發(fā)明基于SYNC機制，添加了Trigger硬件結構，使得SATA控制器與閃存控制器之間通過SYNC機制相互傳輸數(shù)據(jù)，無需中斷產生和軟件參與查詢狀態(tài)，從而提高SATA接口固態(tài)硬盤的數(shù)據(jù)傳輸率。
文檔編號G06F13/28GK102591825SQ20111045556
公開日2012年7月18日 申請日期2011年12月30日 優(yōu)先權日2011年12月30日
發(fā)明者傅俊誠, 韓道靜 申請人:記憶科技(深圳)有限公司