專利名稱：基于cpci總線的多功能數(shù)據(jù)采集模塊的制作方法
技術領域：
本發(fā)明涉及一禾中基于CPCI (Compact Peripheral Component Interconnect :緊湊型外設部件互連標準)總線的多功能數(shù)據(jù)采集模塊，尤其是指一種計算機與外部設備之間進行各種數(shù)據(jù)轉(zhuǎn)換傳輸?shù)哪K。在各種控制領域中，需要對被控設備的各種數(shù)據(jù)進行采集、 分析、處理和顯示等，這就需要一些能完成A/D、D/A及I/O等各種功能的數(shù)據(jù)采集、轉(zhuǎn)換模塊。本發(fā)明設計的是一種基于CPCI的多功能數(shù)據(jù)采集模塊，可以同時實現(xiàn)AD轉(zhuǎn)換、DA轉(zhuǎn)換，通用10，定時器和計數(shù)器控制。本發(fā)明屬于計算機通信，計算機輔助測試及自動測試領域。
背景技術：
數(shù)據(jù)采集，又稱數(shù)據(jù)獲取，是利用一種裝置，從系統(tǒng)外部采集數(shù)據(jù)并輸入到系統(tǒng)內(nèi)部。數(shù)據(jù)采集系統(tǒng)是將現(xiàn)場采集到的數(shù)據(jù)進行處理、傳輸、顯示、存儲等操作的設備。隨著測控技術的發(fā)展，以嵌入式計算機為核心的數(shù)據(jù)采集系統(tǒng)已經(jīng)在測控領域占據(jù)了統(tǒng)治地位。具體地說，數(shù)據(jù)采集系統(tǒng)的任務，就是采集目標數(shù)據(jù)源產(chǎn)生的模擬信號并將其轉(zhuǎn)化為數(shù)字信號，然后送入計算機，根據(jù)具體的需要再由計算機進行相應的計算和處理，得到所需的數(shù)據(jù)。與此同時，系統(tǒng)還必須將上述計算處理后的部分(或全部)數(shù)據(jù)準確顯示或打印，以實現(xiàn)對某些物理量的實時監(jiān)視當然，其中一部分數(shù)據(jù)還可能被計算機控制系統(tǒng)用來控制某些物理量。數(shù)據(jù)采集系統(tǒng)出現(xiàn)于20世紀50年代，1956年美國首先研發(fā)了用在軍事上的數(shù)據(jù)采集測試系統(tǒng)，并且測試任務由測試設備高速自動完成。由于該數(shù)據(jù)采集測試系統(tǒng)具有高速性和一定的靈活性，可以滿足傳統(tǒng)方法不能完成的數(shù)據(jù)采集和測試任務，因而得到了認可。在20世紀60年代后期，國外就有成套的數(shù)據(jù)采集測試設備進入市場，此階段的數(shù)據(jù)采集設備和系統(tǒng)多屬于專用的系統(tǒng)。數(shù)據(jù)采集系統(tǒng)的好壞，主要取決于它的精度和速度。在保證精度的條件下，應用盡可能高的采樣速度，以實現(xiàn)實時采集、實時處理和實時控制功能。對于那些數(shù)據(jù)量比較小或?qū)崟r性要求不高的應用，可以選用已經(jīng)得到了廣泛支持且速度較快的SCSI、USB和1394 等常用接口，這些標準接口為各種數(shù)據(jù)采集應用提供了相對豐富的選擇，使得像外設這樣的生產(chǎn)廠商能夠在追求數(shù)據(jù)傳輸速度的同時降低成本。他們只需要使生產(chǎn)的設備支持標準接口，減少了在數(shù)據(jù)采集接口方面研究開發(fā)的投入。20世紀70年代，隨著計算機的普及應用，數(shù)據(jù)采集系統(tǒng)得到了極大的發(fā)展，開始出現(xiàn)了通用數(shù)據(jù)采集與自動測試系統(tǒng)。該階段的數(shù)據(jù)采集系統(tǒng)主要有兩類一類由儀器儀表和采集器、通用接口總線和計算機等構(gòu)成，如GPIB接口總線系統(tǒng)，這類系統(tǒng)主要用于實驗室；第二類由數(shù)據(jù)采集卡、標準總線和計算機構(gòu)成，如STD總線系統(tǒng)，這類系統(tǒng)在工業(yè)現(xiàn)場應用較多。20世紀80年代后期，數(shù)據(jù)采集系統(tǒng)發(fā)生了巨大的變化，由于工業(yè)計算機、單片機和大規(guī)模集成電路組合，并用軟件管理，使系統(tǒng)的成本降低，體積減小，功能成倍增加，數(shù)據(jù)處理能力大大加強。
隨著計算機技術和數(shù)字信號處理技術的飛速發(fā)展和普及，數(shù)據(jù)采集系統(tǒng)也迅速地得到應用，尤其是高速數(shù)據(jù)采集系統(tǒng)的應用正日趨廣泛。特別是在涉及到數(shù)字信息處理的領域中，如激光雷達信號處理、數(shù)字圖像處理、數(shù)字示波器、超聲波檢測以及虛擬儀器等領域，能否實現(xiàn)高速準確的數(shù)據(jù)采集無疑將決定整個系統(tǒng)的性能。20世紀90年代至今，在國際上技術領先的國家，數(shù)據(jù)采集技術已經(jīng)在軍事、航空電子設備及宇航技術、工業(yè)等領域得到廣泛應用。數(shù)據(jù)采集系統(tǒng)采用更先進的模塊式結(jié)構(gòu)， 根據(jù)不同的應用要求，通過簡單的增加和更改模塊，并結(jié)合系統(tǒng)編程，就可擴展或修改，迅速成為一個新的系統(tǒng)。隨著并行總線技術的發(fā)展，以VXI、PCI、PXI等總線為架構(gòu)的數(shù)據(jù)采集系統(tǒng)向高速、模塊化和即插即用方向發(fā)展，已達到64位總線寬度，采樣頻率可以達到上百萬次采樣/ 秒。由于采用了高密度、屏蔽型、針孔式連接器和卡式模塊，可以充分保證其穩(wěn)定性和可靠性，在軍事以及工業(yè)等領域取得了成功的應用。但是，對與一些對數(shù)據(jù)采集模塊的性能要求比較高的情況下，傳統(tǒng)的基于ISA總線的采集卡顯然無法滿足要求，即使是目前傳輸速度很高的USB、SCSI等接口也不能令人滿意。對于測控系統(tǒng)中所需要用到的一些PXI總線功能模塊，如429、422、AD、DA以及圖像采集卡等，雖然有一些成熟的產(chǎn)品可供選用，但這類產(chǎn)品往往是為通用的目標而設計的，并不能很好地滿足高性能多功能的數(shù)據(jù)采集測試要求。

發(fā)明內(nèi)容
本發(fā)明的目的在于采用獨特的簡單實用硬件電路，加上靈活的軟件處理，提供一種基于CPCI總線的多功能數(shù)據(jù)采集模塊。該模塊利用FPGA芯片、AD芯片、DA芯片和各種信號調(diào)理電路等，實現(xiàn)高精度、高速率、多通道的AD轉(zhuǎn)換、DA轉(zhuǎn)換和IO控制，同時還具有定時器控制和計數(shù)器控制的功能。本模塊采用符合PICMG CompactPCI Specifications Revl. 0標準的CPCI總線實現(xiàn)收發(fā)模塊與計算機之間的高速數(shù)據(jù)傳輸，完全支持符合PCI Specification version 2. 2標準的32-bit，33MHz PCI總線電氣規(guī)范。最終實現(xiàn)外部設備與計算機之間各種數(shù)據(jù)的連續(xù)、高效、穩(wěn)定的讀寫功能。本發(fā)明是開發(fā)一種基于計算機CPCI總線的多功能數(shù)據(jù)采集模塊，組成包括一硬件模塊和一 FPGA程序。其中硬件模塊包括1) 一阻抗控制電路板，包含焊接于此電路板上的電子元器件，共同構(gòu)成了本發(fā)明的核心硬件電路。阻抗控制電路板用于實現(xiàn)本發(fā)明中各組成電子元器件之間電氣信號的高速、低損耗、短距離傳輸；所述的電路板上的若干電子元器件用于實現(xiàn)本發(fā)明的各項邏輯功能，具體包括以下八個單元①一 FPGA單元，是本發(fā)明的硬件組成部分，是所有電子元器件的核心單元，其應用FPGA芯片，焊接于所述的阻抗控制電路板的中心位置，實現(xiàn)對阻抗控制電路板上其它各組成單元的連接和操控；②一 CPCI總線單元，其應用CPCI總線橋接芯片，與FPGA單元配合實現(xiàn)本發(fā)明與 CPCI總線計算機的數(shù)據(jù)傳輸；③一 AD轉(zhuǎn)換單元，采用四塊高性能的16位AD轉(zhuǎn)換芯片，采集模式為并行模式，采集速率 1K、2K、5K、8K、10Κ、15Κ、20Κ、100Κ、150K、200K 可選，可同時以最高 200KSPS 將 32 路
單端或16路差分模擬信號轉(zhuǎn)化為數(shù)字信號。另外，由于AD轉(zhuǎn)換芯片模擬量輸入通道本身的高阻抗特性，而去掉了輸入通道前的運放調(diào)理電路，從而避免了因運放性能而帶來的延時、漂移、帶寬、誤差等問題，而且擺脫了以往差分AD采集的模式(使用差分運放對差分模擬信號調(diào)理)，利用芯片并行采集的特點，每兩個輸入通道作為一對差分信號的輸入，對差分信號的兩個單端信號分別采集，再利用軟件處理得到差分信號的采集值，從而在末端消除了疊加在差分信號上的干擾，而且可以只用軟件實現(xiàn)差分輸入和單端輸入并存運行的模式，從而克服了目前市場上一些數(shù)據(jù)采集板卡在這一點上的不足?？傊?，充分利用了芯片優(yōu)勢，減少了硬件電路，提高了精密程度；④一 DA轉(zhuǎn)換單元，采用高性能的16位DA轉(zhuǎn)換芯片，可將16路數(shù)字信號以多種工作模式(16路同步輸出、高8路同步輸出、低8路同步輸出、每路單獨輸出)轉(zhuǎn)化為模擬信號；⑤一定時器單元，采用高性能的鎖存驅(qū)動芯片，采用FPGA內(nèi)部程序定時控制，可同時提供4路32位定時信號；⑥一計數(shù)器單元，采用高性能的鎖存芯片，采用FPGA內(nèi)部程序計數(shù)控制，可同時對4路數(shù)字脈沖信號進行計數(shù)，計數(shù)器位寬為M位；⑦一通用IO單元，采用高性能的雙向緩沖芯片，每8路為一組，共四組，每組IO輸入輸出方向程序可控，可以根據(jù)實際需要進行靈活的配置；⑧一輔助電路單元，實現(xiàn)對本發(fā)明的供電，對整個電路的復位，程序的下載，并為部分芯片提供配置信息。2) 一 SCSI 100信號連接插座，焊接于阻抗控制電路板的左側(cè)邊緣，用于提供本發(fā)明中的各種模擬、數(shù)字信號與外部設備連接的接口 ；3) 一標準CPCI總線連接器，焊接于阻抗控制電路板的右下方邊緣，用于提供本發(fā)明中CPCI總線與計算機背板之間連接的接口 ；4) 一標準3U Eurocard板卡前面板，安裝于阻抗控制電路板的左側(cè)邊緣，用于為本發(fā)明提供硬件保護，便于板卡的安裝與固定，并起到電磁屏蔽作用；FPGA程序包括1)AD轉(zhuǎn)換模塊，用于對32路單端或16路差分中被選擇的通道進行模數(shù)轉(zhuǎn)換，并通過中斷方式通知CPCI總線計算機讀取轉(zhuǎn)換的結(jié)果；2) DA轉(zhuǎn)換模塊，用于對CPCI總線計算機下發(fā)的數(shù)字量進行數(shù)模轉(zhuǎn)換，另外，采用開環(huán)方式與軟件數(shù)據(jù)處理結(jié)合，實現(xiàn)對DA輸出模擬信號的修正，使得DA輸出誤差小于Ibit 的誤差；3)定時器模塊，用于經(jīng)CPCI總線計算機配置后的4路32位定時器定時信號輸出；4)計數(shù)器模塊，用于經(jīng)CPCI總線計算機配置后的4路M位計數(shù)器進行輸入脈沖信號的計數(shù)；5)通用IO模塊，用于接收CPCI總線計算機配置信息，得到輸入輸出方向和輸入輸出使能設置后，由開啟命令進入IO的讀寫操作；6)上位機譯碼、各模塊軟件隔離和中斷處理模塊，此部分能夠建立起穩(wěn)定的上位機與底層各模塊之間的通信。利用緩沖FIFO和RAM實現(xiàn)了上位機部分與底層各模塊部分之間的軟件隔離，使得程序更清晰更穩(wěn)定。應用所需的所有中斷部分統(tǒng)一由中斷處理模塊進行管理，便于軟件的調(diào)試。其中，所述的AD轉(zhuǎn)換模塊，其組成包括一 AD轉(zhuǎn)換子模塊、一數(shù)據(jù)緩存FIFO、一中斷發(fā)送子模塊和一 CPCI總線讀操作子模塊。AD轉(zhuǎn)換子模塊，完成模數(shù)轉(zhuǎn)換的過程和將轉(zhuǎn)換結(jié)果存入緩存FIFO過程；數(shù)據(jù)緩存FIFO，是在FPGA內(nèi)部開辟的大小為16KX32_bit的存儲空間，由于此發(fā)明的CPCI總線數(shù)據(jù)寬度為32位，但AD轉(zhuǎn)換的結(jié)果為16位，為了節(jié)省緩存FIFO空間和最大效率的利用總線，將緩存FIFO設置為32位寬，即一個存儲單元可存儲兩個通道的轉(zhuǎn)換結(jié)果，計算機每次可以讀取兩個通道的轉(zhuǎn)換結(jié)果；中斷發(fā)送子模塊，根據(jù)計算機設置的FIFO中斷Level，滿足條件后在中斷屏蔽位開啟前提下向計算機申請中斷，通知計算機讀取AD轉(zhuǎn)換結(jié)果；CPCI總線讀操作子模塊，通過與CPCI總線單元的電氣信號的時序配合，實現(xiàn)DMA 和總線Target從設備讀寫數(shù)據(jù)兩種方式，完成計算機對AD模塊配置信息的下發(fā)和AD轉(zhuǎn)換結(jié)果的讀取。其中，所述的DA轉(zhuǎn)換模塊，其組成包括一DA轉(zhuǎn)換子模塊、一DA轉(zhuǎn)換數(shù)據(jù)緩存RAM 和一 CPCI總線寫操作子模塊。DA轉(zhuǎn)換子模塊，完成數(shù)模轉(zhuǎn)換過程；DA轉(zhuǎn)換緩存RAM，是在FPGA內(nèi)部開辟的大小為IX 16_bit存儲空間，用于存儲計算機下發(fā)的DA轉(zhuǎn)換數(shù)字量；CPCI總線寫操作子模塊，通過與CPCI總線單元的電氣信號的時序配合，通過DMA 和總線Target從設備寫數(shù)據(jù)兩種方式，完成計算機對DA模塊配置信息的下發(fā)和DA轉(zhuǎn)換數(shù)據(jù)的存儲。其中，該阻抗控制電路板板卡為3U Eurocard外型，尺寸為160mmX 100mm，厚度為 1.6mm，采用FR-4材料，6層電路板，包括一個電源層、一個地層和四個信號層，單端信號傳輸線特性阻抗為50 Ω 士 10 Ω。其中，該CPCI總線單元每一路CPCI總線信號都要串聯(lián)一個10 Ω終端電阻，信號布線長度保持在1. 5英寸以內(nèi)，時鐘線長度保持為2. 5士0. 1英寸范圍內(nèi)。其中，該阻抗控制電路板的疊層順序為頂層、地層、第一中間信號層、第二中間信號層、電源層、底層；布線時將時鐘信號、模擬量輸入輸出信號走頂層和地層；模擬信號和數(shù)字信號走線不交叉；CLOCK用地線屏蔽，模擬量輸入信號間用地線相隔；AD、DA轉(zhuǎn)換芯片下方不走數(shù)字信號，數(shù)字地和模擬地僅在地層一處相通。其中，該AD轉(zhuǎn)換單元，模擬信號直接通過SCSI100連接器與AD轉(zhuǎn)換芯片相連，省去了繁瑣的衰減放大調(diào)理電路，避免了由于復雜電路引起的模擬信號誤差的積累；差分AD 的選擇只是軟件上的選擇，硬件上沒有任何改變，只是將兩個通道看作一對差分，一個通道作為差分正向的輸入，另一個通道作為差分負向的輸入，計算機軟件將兩個通道解析出來的模擬量作差便得到差分模擬量的數(shù)值。此設計的益處在于①省去了構(gòu)成差分AD的復雜硬件電路；②避免了誤差的積累；③差分輸入的差模量最大可達+-20V，幾乎沒有哪一款運放能承受如此高的差模量。其中，該標準CPCI總線連接器，采用符合IEC-1076國際標準高密度氣密式針孔連接器。其中，該標準3U Eurocard板卡前面板，通過兩個螺釘與阻抗控制電路板連接，并帶有EMC密封圈。本發(fā)明是一種基于計算機CPCI總線的多功能數(shù)據(jù)采集模塊，其優(yōu)點及功效在于 數(shù)據(jù)采集精度高、通道數(shù)多、功能強大、性能穩(wěn)定、可靠性高，可進行長時間、大數(shù)據(jù)量的各種模擬數(shù)字信號的連續(xù)采集轉(zhuǎn)換傳輸；CPCI總線數(shù)據(jù)傳輸具有DMA功能，總線實際傳輸速率最高可達80MB/S，高速連續(xù)傳輸不丟幀；采用阻抗控制設計，信號完整性及電磁兼容性好；結(jié)構(gòu)簡單，性價比高，使用方便。


圖1所示本發(fā)明——基于CPCI總線的多功能數(shù)據(jù)采集模塊示意圖； 圖2所示為本發(fā)明硬件整體設計框3所示為圖2中CPCI總線單元設計原理4所示為圖2中DA轉(zhuǎn)換單元設計5所示為圖2中AD轉(zhuǎn)換單元設計6所示為圖2中定時器單元設計7所示為圖2中計數(shù)器單元設計8所示為圖2中通用IO單元設計9所示為本發(fā)明中FPGA設計開發(fā)原理框10所示為開啟AD轉(zhuǎn)換的時序11所示為讀取AD芯片轉(zhuǎn)換結(jié)果的時序12所示為DA轉(zhuǎn)換的時序13所示為定時器模塊工作時序14所示為計數(shù)器模塊工作時序15所示為通用IO模塊工作時序中具體標號如下
101阻抗控制電路板102若干電子元器件
103 SCSI100信號連接插座104 CPCI總線連接器
105 3U Eurocard板卡前面板 501連接螺釘 502前面板固定鉗601 FPGA單元
602 CPCI總線單元603 DA轉(zhuǎn)換單元
604 AD轉(zhuǎn)換單元605定時器單元
606計數(shù)器單元607通用IO單元
608輔助電路單元701 CPCI總線端
702 Local局部總線端1301電平轉(zhuǎn)換模塊
1302 FPGA配置模塊1303 CPCI總線配置模塊
1304復位電路模塊1305外部供電調(diào)試模塊
1401 FPGA芯片JTAG配置端口定義 1402 FPGA芯片AS配置端口定義 1201 AD轉(zhuǎn)換模塊1202 DA轉(zhuǎn)換模塊
1203定時器模塊1205通用IO模塊1207數(shù)據(jù)緩存FIFO子模塊1209 CPCI總線讀操作子模塊1211數(shù)據(jù)緩存RAM子模塊1213定時器輸出子模塊1215計數(shù)器輸出子模塊1401從模式單周期讀操作模塊1601從模式單周期寫操作模塊
1204計數(shù)器模塊 1206 AD轉(zhuǎn)換子模塊 1208 AD中斷發(fā)送子模塊 1210 DA轉(zhuǎn)換子模塊 1212 CPCI總線寫操作子模塊 1214定時器中斷發(fā)送子模塊 1216計數(shù)器中斷發(fā)送子模塊 1402 DMA讀操作模塊 1602 DMA寫操作模塊
具體實施例方式本發(fā)明是一種基于CPCI總線的多功能數(shù)據(jù)采集模塊，包括FPGA邏輯功能的開發(fā)， 以及各種配置信息的設定，最終實現(xiàn)AD轉(zhuǎn)換、DA轉(zhuǎn)換，IO控制，定時器控制和計數(shù)器控制以及CPCI總線操作。本發(fā)明的具體組成包括硬件模塊和FPGA程序。其中硬件模塊包括 (1) 一阻抗控制電路板；包含焊接于此電路板上的電子元器件，具體包括以下八個單元一 FPGA單元，一 CPCI總線單元，一 AD轉(zhuǎn)換單元，一 DA轉(zhuǎn)換單元，一定時器單元，一計數(shù)器單元，一通用IO單元，一輔助電路單元；(2) — SCSI 100信號連接插座；(3) —標準CPCI總線連接器；(4) 一標準3U Eurocard板卡前面板。所述阻抗控制電路板101采用標準FR-4材料制板，6層PCB設計，第一層(Li)為信號層1，第二層(U)為地層，第三層(U)為信號層2，第四層(L4)為信號層3，第五層(L5) 為電源層，第六層(L6)為信號層4，各板層厚度如下表1所示。
權(quán)利要求
1. 一種基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于其組成分為兩部分一硬件模塊和FPGA程序； 其中硬件模塊包括1)一阻抗控制電路板，包含焊接于此電路板上的電子元器件，具體包括以下八個單元①一FPGA單元，其應用FPGA芯片，焊接于所述的阻抗控制電路板的中心位置，用于實現(xiàn)對阻抗控制電路板上其它各組成單元的連接和操控；②一CPCI總線單元，其應用CPCI總線橋接芯片，用于與FPGA單元配合實現(xiàn)該基于 CPCI總線的多功能數(shù)據(jù)采集模塊與CPCI總線計算機的數(shù)據(jù)傳輸；③一AD轉(zhuǎn)換單元，采用四塊16位AD轉(zhuǎn)換芯片，采集模式為并行模式，采集速率1K、2K、 5Κ、8Κ、10Κ、15Κ、20Κ、100Κ、150Κ、200Κ可選，可同時以最高200KSPS將32路單端或16路差分模擬信號轉(zhuǎn)化為數(shù)字信號；④一DA轉(zhuǎn)換單元，采用16位DA轉(zhuǎn)換芯片，可將16路數(shù)字信號以多種工作模式轉(zhuǎn)化為模擬信號；所述的多種工作模式包括16路同步輸出、高8路同步輸出、低8路同步輸出、每路單獨輸出；⑤一定時器單元，采用鎖存驅(qū)動芯片，采用FPGA內(nèi)部程序定時控制，可同時提供4路32 位定時信號；⑥一計數(shù)器單元，采用鎖存芯片，采用FPGA內(nèi)部程序計數(shù)控制，可同時對4路數(shù)字脈沖信號進行計數(shù)，計數(shù)器位寬為M位；⑦一通用IO單元，采用雙向緩沖芯片，每8路為一組，共四組，每組IO輸入輸出方向程序可控，根據(jù)實際需要進行配置；⑧一輔助電路單元，實現(xiàn)對所有單元的供電，對整個電路的復位，程序的下載，并為部分芯片提供配置信息；2)— SCSI100信號連接插座，焊接于阻抗控制電路板的左側(cè)邊緣，用于提供該基于 CPCI總線的多功能數(shù)據(jù)采集模塊中的各種模擬、數(shù)字信號與外部設備連接的接口 ；3)—標準CPCI總線連接器，焊接于阻抗控制電路板的右下方邊緣，用于提供CPCI總線與計算機背板之間連接的接口；4)一標準3U Eurocard板卡前面板，安裝于阻抗控制電路板的左側(cè)邊緣，用于為該基于CPCI總線的多功能數(shù)據(jù)采集模塊提供硬件保護，便于板卡的安裝與固定，并起到電磁屏蔽作用；FPGA程序包括1)AD轉(zhuǎn)換模塊，對32路單端或16路差分中被選擇的通道進行模數(shù)轉(zhuǎn)換，并通過中斷方式通知CPCI總線計算機讀取轉(zhuǎn)換的結(jié)果；2)DA轉(zhuǎn)換模塊，對CPCI總線計算機下發(fā)的數(shù)字量進行數(shù)模轉(zhuǎn)換，另外，采用開環(huán)方式與軟件數(shù)據(jù)處理結(jié)合，實現(xiàn)對DA輸出模擬信號的修正，使得DA輸出小于Ibit的誤差；3)定時器模塊，經(jīng)CPCI總線計算機配置后的4路32位定時器定時信號輸出；4)計數(shù)器模塊，經(jīng)CPCI總線計算機配置后的4路M位計數(shù)器進行輸入脈沖信號的計數(shù)；5)通用IO模塊，接收CPCI總線計算機配置信息，得到輸入輸出方向和輸入輸出使能設置后，由開啟命令進入IO的讀寫操作；6)上位機譯碼、各模塊軟件隔離和中斷處理模塊，建立上位機與底層各模塊之間的通信；利用數(shù)據(jù)緩沖FIFO和RAM實現(xiàn)上位機部分與底層各模塊部分之間的軟件隔離；應用所需的所有中斷部分統(tǒng)一由中斷處理模塊進行管理，便于軟件的調(diào)試。
2.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于所述的AD轉(zhuǎn)換模塊，其組成包括一 AD轉(zhuǎn)換子模塊、一數(shù)據(jù)緩存FIFO、一中斷發(fā)送子模塊和一 CPCI總線讀操作子模塊；AD轉(zhuǎn)換子模塊，完成模數(shù)轉(zhuǎn)換的過程和將轉(zhuǎn)換結(jié)果存入FIFO過程；數(shù)據(jù)緩存FIFO，是在FPGA內(nèi)部開辟的大小為16KX32-bit的存儲空間，將數(shù)據(jù)緩存 FIFO設置為32位寬，即一個存儲單元可存儲兩個通道的轉(zhuǎn)換結(jié)果，計算機每次可以讀取兩個通道的轉(zhuǎn)換結(jié)果；中斷發(fā)送子模塊，根據(jù)計算機設置的數(shù)據(jù)緩存FIFO中斷Level，滿足條件后在中斷屏蔽位開啟前提下向計算機申請中斷，通知計算機讀取AD轉(zhuǎn)換結(jié)果；CPCI總線讀操作子模塊，通過與CPCI總線單元的電氣信號的時序配合，實現(xiàn)DMA和總線Target從設備讀寫數(shù)據(jù)兩種方式，完成計算機對AD模塊配置信息的下發(fā)和AD轉(zhuǎn)換結(jié)果的讀取。
3.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于所述的 DA轉(zhuǎn)換模塊，其組成包括一 DA轉(zhuǎn)換子模塊、一 DA轉(zhuǎn)換數(shù)據(jù)緩存RAM和一 CPCI總線寫操作子模塊；DA轉(zhuǎn)換子模塊，完成數(shù)模轉(zhuǎn)換過程；DA轉(zhuǎn)換緩存RAM，是在FPGA內(nèi)部開辟的大小為IX 16-bit存儲空間，用于存儲計算機下發(fā)的DA轉(zhuǎn)換數(shù)字量；CPCI總線寫操作子模塊，通過與CPCI總線單元的電氣信號的時序配合，通過DMA和總線Target從設備寫數(shù)據(jù)兩種方式，完成計算機對DA模塊配置信息的下發(fā)和DA轉(zhuǎn)換數(shù)據(jù)的存儲。
4.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于該阻抗控制電路板板卡為3U Eurocard外型，尺寸為160mmX 100mm，厚度為1.6mm，采用FR-4 材料，6層電路板，包括一個電源層、一個地層和四個信號層，單端信號傳輸線特性阻抗為 50 Ω 士 10 Ω。
5.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于該CPCI 總線單元每一路CPCI總線信號都要串聯(lián)一個10 Ω終端電阻，信號布線長度保持在1. 5英寸以內(nèi)，時鐘線長度保持為2. 5士0. 1英寸范圍內(nèi)。
6.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于該阻抗控制電路板的疊層順序為頂層、地層、第一中間信號層、第二中間信號層、電源層、底層； 布線時將時鐘信號、模擬量輸入輸出信號走頂層和地層；模擬信號和數(shù)字信號走線不交叉； CLOCK用地線屏蔽，模擬量輸入信號間用地線相隔；AD、DA轉(zhuǎn)換芯片下方不走數(shù)字信號，數(shù)字地和模擬地僅在地層一處相通。
7.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于該AD轉(zhuǎn)換單元，模擬信號直接通過SCSI100連接器與AD轉(zhuǎn)換芯片相連。
8.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于該標準 CPCI總線連接器，采用符合IEC-1076國際標準高密度氣密式針孔連接器。
9.根據(jù)權(quán)利要求1所述的基于CPCI總線的多功能數(shù)據(jù)采集模塊，其特征在于該標準 3U Eurocard板卡前面板，通過兩個螺釘與阻抗控制電路板連接，并帶有EMC密封圈。
全文摘要
本發(fā)明涉及一種基于CPCI總線的多功能數(shù)據(jù)采集模塊，包括硬件模塊和FPGA(Field-Programmable Gate Array現(xiàn)場可編程門陣列)程序，硬件模塊包括阻抗控制電路板、電子元器件、SCSI100信號連接插座、標準CPCI總線連接器、標準3U Eurocard板卡前面板。阻抗控制電路板和電子元器件是本發(fā)明的核心功能載體，分為FPGA單元、CPCI總線單元、AD轉(zhuǎn)換單元、DA轉(zhuǎn)換單元、定時器單元、計數(shù)器單元、通用IO單元和輔助電路單元共八個功能單元。FPGA程序包括AD轉(zhuǎn)換模塊、DA轉(zhuǎn)換模塊、定時器模塊、計數(shù)器模塊和通用IO模塊，采用Verilog HDL編程開發(fā)。本發(fā)明本發(fā)明性能穩(wěn)定、可靠性高，可進行長時間、連續(xù)大數(shù)據(jù)量傳輸；總線信號驅(qū)動能力強，傳輸距離遠；結(jié)構(gòu)簡單，功能強大，性價比高，使用方便。
文檔編號G06F13/38GK102279830SQ20111021805
公開日2011年12月14日 申請日期2011年8月1日 優(yōu)先權(quán)日2011年8月1日
發(fā)明者周強, 張秀磊, 徐志躍 申請人:北京航空航天大學