專利名稱：一種實(shí)現(xiàn)龍芯cpu上電時(shí)序要求的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)啟動(dòng)，具體來說，涉及一種實(shí)現(xiàn)龍芯CPU上電時(shí)序要求的裝置。
背景技術(shù)：
龍芯CPU要求自身的system reset信號(hào)拉高比ht reset信號(hào)拉高早至少^is, 而一般主板的上電過程中還需要CPU的ht reset與chipset有上電時(shí)序的要求，一般CPU 的HT reset是由chipset在收到power ok信號(hào)后發(fā)出給CPU的，而且這個(gè)間隔一般大于 ans，因此可以選擇將此power ok作為CPU的system reset，而如果系統(tǒng)中有一個(gè)邏輯控制單元FPGA/CPLD控制上電時(shí)序的話，則可以用FPGA/CPLD在發(fā)出power ok給chipset的同時(shí)發(fā)出system reset給龍芯CPU，等同于選擇將此power ok作為CPU的system reset。

發(fā)明內(nèi)容
基于以上內(nèi)容，本發(fā)明提供了一種實(shí)現(xiàn)龍芯CPU上電時(shí)序要求的裝置。一種實(shí)現(xiàn)龍芯CPU上電時(shí)序要求的裝置，包括邏輯控制單元，北橋芯片和龍芯 CPU ；所述邏輯控制單元發(fā)出power ok信號(hào)給所述北橋芯片，并同時(shí)發(fā)出system reset 信號(hào)給所述龍芯CPU ；所述北橋芯片在經(jīng)過延遲時(shí)間后發(fā)出HT_reset信號(hào)給龍芯CPU。優(yōu)選的，所述邏輯控制單元可以為FPGA芯片。優(yōu)選的，所述邏輯控制單元可以為CPLD芯片。優(yōu)選的，所述延遲時(shí)間至少為ans。優(yōu)選的，所述信號(hào)是由程序控制發(fā)出的。一種實(shí)現(xiàn)龍芯CPU上電時(shí)序要求的裝置，包括信號(hào)發(fā)出單元，北橋芯片和龍芯 CPU ；所述信號(hào)發(fā)出單元發(fā)出power ok信號(hào)給所述北橋芯片和所述龍芯CPU ；述北橋芯片在經(jīng)過延遲時(shí)間后發(fā)出HT_reSet信號(hào)給龍芯CPU。優(yōu)選的，所述信號(hào)發(fā)出單元為集成電路。優(yōu)選的，所述延遲時(shí)間至少為ans。本發(fā)明有效解決了龍芯主板上電的問題。


圖1是本發(fā)明的結(jié)構(gòu)圖1圖2是本發(fā)明的結(jié)構(gòu)圖具體實(shí)施例方式本發(fā)明的一種實(shí)施例如下FPGA/CPLD在主板電源上電都o(jì)k后發(fā)出power ok，給chipset，同時(shí)發(fā)出systemreset信號(hào)給龍芯CPU 由于chipset在收到power ok后會(huì)間隔一段時(shí)間(一般大于^is)發(fā)出CPU HT reset信號(hào)，因此可以保證龍芯CPU要求自身的system reset信號(hào)拉高比ht reset信號(hào)拉高早至少2ms ο本發(fā)明的另一種實(shí)施例如下主板電源上電都o(jì)k后，利用獨(dú)立器件構(gòu)造一個(gè)電路產(chǎn)生power ok信號(hào)，將power ok送給chipset和龍芯CPU。
權(quán)利要求
1.一種實(shí)現(xiàn)龍芯CPU上電時(shí)序要求的裝置，其特征在于包括邏輯控制單元，北橋芯片和龍芯CPU ；所述邏輯控制單元發(fā)出power Ok信號(hào)給所述北橋芯片，并同時(shí)發(fā)出system reset信號(hào)給所述龍芯CPU ；所述北橋芯片在經(jīng)過延遲時(shí)間后發(fā)出HT_reSet信號(hào)給龍芯CPU。
2.如權(quán)利要求1所述的裝置，其特征在于所述邏輯控制單元可以為FPGA芯片。
3.如權(quán)利要求1所述的裝置，其特征在于所述邏輯控制單元可以為CPLD芯片。
4.如權(quán)利要求1所述的裝置，其特征在于所述延遲時(shí)間至少為ans。
5.如權(quán)利要求1所述的裝置，其特征在于所述信號(hào)是由程序控制發(fā)出的。
6.一種實(shí)現(xiàn)龍芯CPU上電時(shí)序要求的裝置，其特征在于包括信號(hào)發(fā)出單元，北橋芯片和龍芯CPU ；所述信號(hào)發(fā)出單元發(fā)出power Ok信號(hào)給所述北橋芯片和所述龍芯CPU ；述北橋芯片在經(jīng)過延遲時(shí)間后發(fā)出HT_reSet信號(hào)給龍芯CPU。
7.如權(quán)利要求6所述的裝置，其特征在于所述信號(hào)發(fā)出單元為集成電路。
8.如權(quán)利要求6所述的裝置，其特征在于所述延遲時(shí)間至少為ans。
全文摘要
本發(fā)明提供了一種實(shí)現(xiàn)龍芯CPU上電時(shí)序要求的裝置，包括邏輯控制單元，北橋芯片和龍芯CPU；所述邏輯控制單元發(fā)出power ok信號(hào)給所述北橋芯片，并同時(shí)發(fā)出system reset信號(hào)給所述龍芯CPU；所述北橋芯片在經(jīng)過延遲時(shí)間后發(fā)出HT_reset信號(hào)給龍芯CPU。本發(fā)明有效解決了龍芯主板上電的問題。
文檔編號(hào)G06F1/26GK102253704SQ20111020485
公開日2011年11月23日 申請(qǐng)日期2011年7月21日 優(yōu)先權(quán)日2011年7月21日
發(fā)明者劉新春, 姚文浩, 楊曉君, 柳勝杰, 梁發(fā)清, 王暉, 王英, 邵宗有, 鄭臣明, 郝志彬 申請(qǐng)人:曙光信息產(chǎn)業(yè)股份有限公司