專利名稱：內(nèi)存裝置以及其存取方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種內(nèi)存裝置，特別是有關(guān)于一種包括堆疊內(nèi)存芯片的內(nèi)存裝置。
背景技術(shù)：
圖I表示256Mb的內(nèi)存芯片。參閱圖1，內(nèi)存芯片I包括24個(gè)地址輸入墊AO A23、選擇輸入墊SP、以及閑置輸入墊NC。當(dāng)內(nèi)存芯片I操作為單一內(nèi)存晶粒時(shí)，選擇輸入墊SP以及閑置輸入墊NC都處于浮接狀態(tài)(floating)。內(nèi)存芯片I內(nèi)部的弱上拉/下拉電路(weak pull high-low circuit)逐漸地將其連接于選擇輸入墊SP的內(nèi)部節(jié)點(diǎn)拉至一高/低電壓準(zhǔn)位。在一些應(yīng)用中，至少兩個(gè)圖I的內(nèi)存芯片I可堆疊形成一個(gè)內(nèi)存裝置。其中之一的內(nèi)存芯片操作為兩堆疊內(nèi)存芯片中的上方內(nèi)存芯片，而另一內(nèi)存芯片則操作為兩堆疊內(nèi)存芯片中的下方內(nèi)存芯片。在此時(shí)，每一內(nèi)存芯片需要另一地址輸入墊作為第25個(gè)地址輸入墊，以定址此兩堆疊內(nèi)存芯片。當(dāng)在此兩堆疊內(nèi)存芯片之間執(zhí)行跨越操作(crossingoperation)時(shí)，舉例來說，當(dāng)上方內(nèi)存芯片的存取操作完成且接著執(zhí)行下方內(nèi)存芯片的存取操作時(shí)，上方內(nèi)存芯片必須進(jìn)入至非使能模式(inactive mode),而下方內(nèi)存芯片則必須進(jìn)入使能模式(active mode)。相反地,當(dāng)下方內(nèi)存芯片的存取操作完成且接著執(zhí)行上方內(nèi)存芯片的存取操作時(shí)，下方內(nèi)存芯片必須進(jìn)入至非使能模式，而上方內(nèi)存芯片則必須進(jìn)入使能模式。因此，當(dāng)一內(nèi)存芯片被設(shè)計(jì)成能選擇性地操作為一單一內(nèi)存芯片或者操作為堆疊內(nèi)存芯片中的一者時(shí)，如何控制該內(nèi)存芯片在使能模式與非使能模式間切換是一個(gè)很重要的議題。

發(fā)明內(nèi)容
本發(fā)明提供一種內(nèi)存裝置，其包括多個(gè)內(nèi)存芯片。這些內(nèi)存芯片接收一輸入地址編碼且交替地操作在一使能模式。每一內(nèi)存芯片接收各自的一選擇信號，且根據(jù)一內(nèi)部位置計(jì)數(shù)編碼來操作。對于每一內(nèi)存芯片而言，各自的內(nèi)部地址計(jì)數(shù)編碼是根據(jù)輸入地址編碼以及各自的選擇信號來初始設(shè)定。本發(fā)明更提供一種內(nèi)存裝置，其包括第一內(nèi)存芯片以及第二內(nèi)存芯片。第一內(nèi)存裝置接收一輸入地址編碼以及一第一選擇信號，且根據(jù)一第一內(nèi)部地址計(jì)數(shù)編碼來操作。第二內(nèi)存裝置也接收上述輸入地址編碼以及一第二選擇信號，且根據(jù)一第二內(nèi)部地址計(jì)數(shù)編碼來操作。第一內(nèi)部地址計(jì)數(shù)編碼的最大有效位是通過對上述輸入地址的最大有效位以及上述第一選擇信號的邏輯值執(zhí)行一互斥或(XOR)邏輯操作來初始設(shè)定。第二內(nèi)部地址計(jì)數(shù)編碼的最大有效位則是通過對上述輸入地址的最大有效位以及上述第二選擇信號的邏輯值執(zhí)行互斥或邏輯操作來初始設(shè)定。本發(fā)明另提供一種存取方法，適用于內(nèi)存裝置。此內(nèi)存裝置包括多個(gè)內(nèi)存芯片。這些內(nèi)存芯片接收一輸入地址編碼，且每一內(nèi)存芯片接收各自的一選擇信號。此存取方法包括對于每一內(nèi)存芯片而言，根據(jù)上述輸入地址編碼以及各自的選擇信號來初始設(shè)定各自、的內(nèi)部地址計(jì)數(shù)編碼；以及根據(jù)各自的內(nèi)部地址計(jì)數(shù)編碼來控制每一內(nèi)存芯片操作在一使能模式或一非使能模式。根據(jù)本發(fā)明實(shí)施例的內(nèi)存裝置及其存取方法，當(dāng)內(nèi)存芯片被設(shè)計(jì)成能選擇性地操作為一單一內(nèi)存芯片或者 呆作為堆置內(nèi)存芯片中的一者時(shí)，可實(shí)現(xiàn)控制該內(nèi)存芯片在使能模式與非使能模式間切換。


圖I表不256Mb的內(nèi)存芯片；圖2表示包括兩堆疊內(nèi)存芯片的內(nèi)存裝置的實(shí)施例；圖3表示圖2的兩堆疊內(nèi)存芯片的地址輸入墊連接狀況；圖4A及圖4B說明根據(jù)本發(fā)明一實(shí)施例，在圖2中輸入地址編碼ADD與內(nèi)存芯片的各自內(nèi)部地址計(jì)數(shù)編碼間的關(guān)系；圖5A及圖5B說明內(nèi)存芯片的各自內(nèi)部地址計(jì)數(shù)編碼與操作模式間的關(guān)系；以及圖6表示四個(gè)堆疊內(nèi)存芯片的地址輸入墊之間的連接。附圖標(biāo)號圖I :I 內(nèi)存芯片；AO A23 地址輸入墊；NC 閑置輸入墊；SP 選擇輸入墊；圖2:2 內(nèi)存裝置；20、21 內(nèi)存芯片；23 間隙；A’ 24、A”24、PA24 地址輸入墊；SP20、SP21 選擇輸入墊；SS20、SS21 選擇信號；VDD、VSS 電壓源；圖3 20、21 內(nèi)存芯片；A’ I. · · A，24、A” I. · · A” 24 地址輸入墊；ADD [24:0] 輸入地址編碼；PAO. . . PA24 地址輸入墊；SP20、SP21 選擇輸入墊；SS20、SS21 選擇信號；VDD、VSS 電壓源；圖4A-圖 4B :20、21 內(nèi)存芯片；ADD [24:0] 輸入地址編碼；AC20 [24:0]、AC21 [24:0] 內(nèi)部地址計(jì)數(shù)編碼；圖5A-圖 5B AC20 [24:0]、AC21 [24:0] 內(nèi)部地址計(jì)數(shù)編碼；圖6 6 內(nèi)存裝置；60. · · 63 內(nèi)存芯片；、
AO. . . A25 地址輸入墊；ADD [25:0] 輸入地址編碼；PAO. . . PA25 地址輸入墊；SP0. . . SPl 選擇輸入墊；SSI、SS2 選擇信號；VDD、VSS 電壓源。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。圖2表示包括兩堆疊內(nèi)存芯片的一內(nèi)存裝置的例子。圖3表示圖2的兩堆疊內(nèi)存芯片的地址輸入墊連接狀況。為了能清楚表示地址輸入墊的連接狀況，以并排配置來呈現(xiàn)此兩內(nèi)存芯片，然而實(shí)際上，如圖2所示，其中的一內(nèi)存芯片是堆疊于另一內(nèi)存芯片之上，參閱圖2以及圖3，兩內(nèi)存芯片20以及21堆疊形成一個(gè)內(nèi)存裝置2。內(nèi)存芯片20作為上方內(nèi)存芯片，其堆疊在作為下方內(nèi)存芯片的內(nèi)存芯片21之上，且兩者之間存在著間隙23。此堆疊的內(nèi)存芯片20以及21中每一者都包括25個(gè)地址輸入墊以及一個(gè)選擇輸入墊。參閱圖3，內(nèi)存芯片20的地址輸入墊A’ O A’ 24分別連接內(nèi)存芯片21的地址輸入墊A” O A” 24在地址輸入墊PAO PA24上。內(nèi)存芯片20以及21透過地址輸入墊PAO PA24以及各自的地址輸入墊A’ O A’ 24與A” O A” 24來接收輸入地址編碼ADD [24:0]。在圖3中，上方內(nèi)存芯片20的選擇輸入墊SP20接收具有電壓源VDD的高電壓位準(zhǔn)的選擇信號SS20，而下方內(nèi)存芯片21的選擇輸入墊SP21接收具有電壓源VSS的低電壓位準(zhǔn)的選擇信號SS21。在一實(shí)施例中，由于上方內(nèi)存芯片20的選擇輸入墊SP20接收具有電壓源VDD的高電壓位準(zhǔn)的選擇信號SS20，而下方內(nèi)存芯片21的選擇輸入墊SP21接收具有電壓源VSS的低電壓位準(zhǔn)的選擇信號SS21，因此上方內(nèi)存芯片20的選擇信號SS20的邏輯值為“1”，而下方內(nèi)存芯片21的選擇信號SS21的邏輯值為“O”。對于每一內(nèi)存芯片而言，當(dāng)選擇信號的邏輯值被決定時(shí)，內(nèi)存芯片20以及21中何者被選擇為運(yùn)作，是取決于輸入地址編碼ADD[24:0]的第25位ADD[24]的邏輯值與其選擇信號的邏輯值是否相等。在一實(shí)施例中，選擇信號SS20以及SS21的邏輯值是有關(guān)于存取內(nèi)存芯片20以及21的順序。當(dāng)?shù)刂份斎雺|PA24所接收的輸入地址編碼ADD [24:0]的第25位ADD [24]具有高邏輯值時(shí)(ADD[24] = I)，由于選擇信號SS20的邏輯值等于“1”，因此上方內(nèi)存芯片20則被選擇運(yùn)作(進(jìn)入使能模式)，而由于選擇信號SS21的邏輯值等于“0”，因此下方內(nèi)存芯片21則被選擇、不運(yùn)作(進(jìn)入非使能模式)。相反地，當(dāng)?shù)刂份斎雺|PA24所接收的輸入地址編碼ADD [24:0]的第25位ADD [24]具有低邏輯值時(shí)(ADD [24] = O)，下方內(nèi)存芯片21則被選擇運(yùn)作，而上方內(nèi)存芯片20則被選擇不運(yùn)作。根據(jù)一實(shí)施例，當(dāng)期望內(nèi)存裝置2被存取時(shí)，內(nèi)存芯片20以及21接收輸入地址編碼ADD[24:0]且分別產(chǎn)生內(nèi)部地址計(jì)數(shù)編碼AC20[24:0]以及AC21 [24:0]。輸入地址編碼ADD[24:0]的長度相同于內(nèi)存芯片20以及21的內(nèi)部地址計(jì)數(shù)編碼AC20[24:0]與AC21[24:0]的長度。在存取操作開始時(shí)，輸入地址編碼ADD的第I至24位ADD
ADD [23]初始作為內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20的第I至24位AC20
AC20[23]以及初始作為內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21的第I至24位AC21 [O] AC21[23]。換句話說，內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20的第I至24位AC20
AC20[23]初始設(shè)定為輸入地址編碼ADD的第I至24位ADD [O] ADD [23]，且內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21的第I至24位AC21 [O] AC21 [23]初始設(shè)定為輸入地址編碼ADD的第I至24位ADD[O] ADD[23]。此外，在存取操作開始時(shí)，對于內(nèi)存芯片20以及21每一者而言，其內(nèi)部地址計(jì)數(shù)編碼的最大有效位組是根據(jù)輸入地址編碼ADD的最大有效位組以及各自選擇信號的邏輯值而初始設(shè)定。在此實(shí)施例中，輸入地址編碼ADD的最大有效位組包括一個(gè)位，即是最大有效位ADD[24](第25位)；且內(nèi)存芯片20以及21的各自內(nèi)部地址計(jì)數(shù)編碼AC20與AC21的最大有效位組也都包括一個(gè)位，即是最大有效位AC20[24]/AC21 [24](第25位)。因此，內(nèi)存芯片20以及21每一者的各自內(nèi)部地址計(jì)數(shù)編碼的第25位是根據(jù)輸入地址編碼ADD的第25位ADD [24]以及各自選擇信號的邏輯值而初始設(shè)定。在此實(shí)施例中，對于內(nèi)存芯片20以及21每一者而言，各自內(nèi)部地址計(jì)數(shù)編碼的第25位是通過對輸入地址編碼ADD的第25位ADD [24]以及各自選擇信號的邏輯值執(zhí)行一互斥或(XOR)邏輯操作而初始設(shè)定。根據(jù)此互斥或邏輯操作，當(dāng)各自內(nèi)部地址計(jì)數(shù)編碼的第25位等于低邏輯位準(zhǔn)(“O”)時(shí)，對應(yīng)的內(nèi)存芯片則運(yùn)作(使能模式)；當(dāng)各自內(nèi)部地址計(jì)數(shù)編碼的第25位等于高邏輯位準(zhǔn)(“I”)時(shí)，對應(yīng)的內(nèi)存芯片則不運(yùn)作(非使能模式)。在下文，將敘述內(nèi)存裝置2的存取操作的實(shí)施例。圖4A以及圖4B是說明輸入地址編碼ADD與內(nèi)存芯片20以及21的各自內(nèi)部地址計(jì)數(shù)編碼AC20及AC21間的關(guān)系的實(shí)施例。假設(shè)在內(nèi)存裝置2的存取操作開始時(shí)，輸入地址編碼ADD初始等于“OFFFFFF” (ADD[24:0]=OFFFFFF)。根據(jù)初始輸入地址編碼ADD的第25位ADD [24] (ADD [24] = O)，由于選擇輸入墊SP21被下拉至電壓源VSS的低電壓位準(zhǔn)，因此存取操作是對下方內(nèi)存芯片21來執(zhí)行。參閱圖4A及圖4B，下方內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21的第I至24位AC21
AC21 [23]分別初始設(shè)定為輸入地址編碼ADD的第I至24位ADD [O] ADD [23]，且下方內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21的第25位AC21 [24]通過對輸入地址編碼ADD的第25位ADD[24] (ADD[24] = O)與具有低電壓位準(zhǔn)的選擇信號SS21的邏輯值(=“O”)執(zhí)行互斥或邏輯操作而設(shè)定。因此下方內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21則初始等于“0FFFFFF”，其中AC21 [24] = OXOR 0 = 0。上方內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20的第I至24位AC20 [O] AC20 [23]分別初始設(shè)定為輸入地址編碼ADD的第I至24位ADD [O] ADD [23]，且上方內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20的第25位AC20[24]通過對輸入地址編碼ADD的第25位ADD [24] (ADD [24] = O)與具有低電壓位準(zhǔn)的選擇信號SS20的邏輯值(=“1”)執(zhí)行互斥或邏輯操作而設(shè)定。因此上方內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20則初始等于“1FFFFFF”，其中AC20[24] = OXOR 1 = 1。由于下方內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21的第25位AC21[24]等于邏輯“O”而上方內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20的第25位AC20[24]等于邏輯“1”，因此下方內(nèi)存芯片21根據(jù)其內(nèi)部地址計(jì)數(shù)編碼AC21 ( = “OFFFFFF” )而操作在使能模式，且上方內(nèi)存芯片20根據(jù)其內(nèi)部地址計(jì)數(shù)編碼AC20( =“1FFFFFF”)而操作在非使能模式。在內(nèi)存芯片20以及21的內(nèi)部地址計(jì)數(shù)編碼AC20與AC21的初始值設(shè)定后，通過內(nèi)存芯片20以及21的內(nèi)部計(jì)數(shù)器來使其內(nèi)部地址計(jì)數(shù)編碼持續(xù)地每次以“I”來增加。參閱圖5A以及圖5B，在內(nèi)存芯片20以及21的內(nèi)部地址計(jì)數(shù)編碼AC20與AC21自其初始值開始而以“I”來增加后，下方內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21由“OFFFFFF”變?yōu)椤?000000”，、而上方內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20由“1FFFFFF”變?yōu)椤?000000”。由于下方內(nèi)存芯片21的內(nèi)部地址計(jì)數(shù)編碼AC21的第25位AC21[24]變?yōu)檫壿嫛癐”而上方內(nèi)存芯片20的內(nèi)部地址計(jì)數(shù)編碼AC20的第25位AC20[24]變?yōu)檫壿嫛?”，因此下方內(nèi)存芯片21切換進(jìn)入至非使能模式，而上方內(nèi)存芯片20則切換進(jìn)入至使能模式。在下方內(nèi)存芯片21的內(nèi)部位置計(jì)數(shù)編碼AC21持續(xù)地由“1000000”增加至“1FFFFFF”的期間，下方內(nèi)存芯片21仍處于非使能模式。在上方內(nèi)存芯片20的內(nèi)部位置計(jì)數(shù)編碼AC20持續(xù)地由“0000000”增加至“OFFFFFF”的期間，上方內(nèi)存芯片20仍處于使能模式。當(dāng)下方內(nèi)存芯片21的內(nèi)部位置計(jì)數(shù)編碼AC21通過其內(nèi)部計(jì)數(shù)器而由“ 1FFFFFF”增加至“0000000”時(shí)，下方內(nèi)存芯片21再次切換進(jìn)入使能模式。同樣地，當(dāng)上方內(nèi)存芯片20的內(nèi)部位置計(jì)數(shù)編碼AC20通過其內(nèi)部計(jì)數(shù)器而由“OFFFFFF”增加至“1000000”時(shí)，上方內(nèi)存芯片20再次切換進(jìn)入非使能模式。根據(jù)上述實(shí)施例，在內(nèi)存裝置2的存取操作的一開始，內(nèi)存芯片20以及21的內(nèi)部地址計(jì)數(shù)編碼AC20與AC21根據(jù)輸入地址編碼ADD以及各自的選擇信號SS20與SS21來初始設(shè)定。內(nèi)存芯片20以及21在存取操作一開始時(shí)的操作模式則可根據(jù)其各自內(nèi)部地址計(jì)數(shù)編碼AC20與AC21的初始值來決定，尤其是根據(jù)內(nèi)部地址計(jì)數(shù)編碼AC20以及AC21的第25位AC20[24]與AC21[24]。之后，內(nèi)存芯片20以及21的內(nèi)部地址計(jì)數(shù)編碼AC20與AC21則通過各自內(nèi)部計(jì)數(shù)器來增加，且內(nèi)部地址計(jì)數(shù)編碼AC20以及AC21的第25位AC20[24]與AC21[24]則隨著各自內(nèi)部計(jì)數(shù)器的計(jì)數(shù)操作而在“O”與“I”之間切換。因此，根據(jù)各自的內(nèi)部地址計(jì)數(shù)編碼AC20以及AC21，內(nèi)存芯片20以及21可在使能模式與非使能模式之間切換。在上述實(shí)施例中，是以在一內(nèi)存裝置中具有兩堆疊內(nèi)存芯片為例來說明。在一些實(shí)施例中，一內(nèi)存裝置可能包括多于兩個(gè)的堆疊內(nèi)存芯片。參閱圖6，內(nèi)存裝置6包括四個(gè)堆疊的內(nèi)存芯片60 63。為了能清楚表示地址輸入墊的連接狀況，以并排配置來呈現(xiàn)此四個(gè)內(nèi)存芯片60 63，然而實(shí)際上，此四個(gè)內(nèi)存芯片60 63是依序地由下而上堆疊。每一內(nèi)存芯片包括26個(gè)地址輸入墊AO A25以及兩個(gè)選擇輸入墊SPO SPl，其中選擇輸入墊SPO SPl分別選擇信號SSl以及SS2。內(nèi)存芯片60 63透過地址輸入墊PAO PA25以及各自的地址輸入墊AO A25來接收輸入地址編碼ADD[25:0]。對于每一內(nèi)存芯片而言，當(dāng)選擇信號SSl以及SS2的邏輯值決定時(shí)，內(nèi)存芯片60 63中何者被選擇為運(yùn)作，是取決于第25位ADD [24]的邏輯值與選擇信號SSl的邏輯值是否相等以及取決于第26位ADD [25]的邏輯值與選擇信號SS2的邏輯值是否相等。在一實(shí)施例中，對于每一內(nèi)存芯片而言，選擇信號SSl以及SS2的邏輯值是有關(guān)于存取內(nèi)存芯片60 63的順序。在圖6中，內(nèi)存芯片60的選擇輸入墊SPO與SPl分別接收具有電壓源VSS的低電壓位準(zhǔn)的選擇信號SSl以及具有電壓源VSS的低電壓位準(zhǔn)的選擇信號SS2。內(nèi)存芯片61的選擇輸入墊SPO與SPl分別接收具有電壓源VDD的高電壓位準(zhǔn)的選擇信號SSl以及具有電壓源VSS的低電壓位準(zhǔn)的選擇信號SS2。內(nèi)存芯片62的選擇輸入墊SPO與SPl分別接收具有電壓源VSS的低電壓位準(zhǔn)的選擇信號SSl以及具有電壓源VDD的高電壓位準(zhǔn)的選擇信號SS2。內(nèi)存芯片63的選擇輸入墊SPO與SPl分別接收具有電壓源VDD的高電壓位準(zhǔn)的選擇信號SSl以及具有電壓源VDD的高電壓位準(zhǔn)的選擇信號SS2。當(dāng)一選擇輸入墊接收具有電壓源VDD的高電壓位準(zhǔn)的選擇信號時(shí)，該選擇信號的邏輯值等于“I”;當(dāng)一選擇輸入墊接收、具有電壓源VSS的低電壓位準(zhǔn)的選擇信號時(shí)，該選擇信號的邏輯值等于“O”。舉例來說，當(dāng)?shù)刂份斎雺|PA24接收具有高邏輯位準(zhǔn)的第25位ADD [24] (ADD [24]=I)且地址輸入墊PA25接收具有高邏輯位準(zhǔn)的第26位ADD[25] (ADD[25] = I)時(shí)，由于內(nèi)存芯片63的選擇信號SSl與SS2的邏輯值都等于“1”，因此內(nèi)存芯片63選擇運(yùn)作(使能模式)，而其他內(nèi)存芯片60 62則不運(yùn)作(非使能模式)。當(dāng)?shù)刂份斎雺|PA24接收具有低邏輯位準(zhǔn)的第25位ADD [24] (ADD [24] = O)且地址輸入墊PA25接收具有高邏輯位準(zhǔn)的第26位ADD[25] (ADD[25] = I)時(shí)，由于內(nèi)存芯片62的選擇信號SSl與SS2的邏輯值分別等于“O”以及“1”，因此內(nèi)存芯片62選擇運(yùn)作(使能模式)，而其他內(nèi)存芯片60、61、及63則不運(yùn)作(非使能模式)。在圖6的實(shí)施例中，在內(nèi)存裝置6的存取操作開始時(shí)，對于每一內(nèi)存芯片60 63而言，輸入地址編碼ADD的第I至24位ADD [O] ADD [23]初始作為各自內(nèi)部地址計(jì)數(shù)編碼的第I至24位。換句話說，對于每一內(nèi)存芯片60 63而言，其各自內(nèi)部位置計(jì)數(shù)編碼的第I至24位的值初始設(shè)定為輸入地址編碼ADD的第I至24位ADD [O] ADD [23]的值。此外，在存取操作開始時(shí)，對于每一內(nèi)存芯片60 63而言，各自內(nèi)部地址計(jì)數(shù)編碼的最大有效位組是根據(jù)輸入地址編碼ADD的最大有效位組以及各自選擇信號來初始設(shè)定。在一實(shí)施例中，輸入地址編碼ADD的最大有效位組包括兩個(gè)位，即是第25位ADD [24]以及第26位ADD[25]。此外，對于每一內(nèi)存芯片60 63而言，各自內(nèi)部地址計(jì)數(shù)編碼的最大有效位組也包括兩個(gè)位，即是第25位以及第26位。因此，各自內(nèi)部地址計(jì)數(shù)編碼的第25位是通過對輸入地址編碼ADD的第25位ADD [24]以及各自選擇信號SSl的邏輯值執(zhí)行互斥或邏輯運(yùn)算來初始設(shè)定，且各自內(nèi)部地址計(jì)數(shù)編碼的第26位是通過對輸入地址編碼ADD的第26位ADD[25]以及各自選擇信號SS2的邏輯值執(zhí)行互斥或邏輯運(yùn)算來初始設(shè)定。當(dāng)各自的內(nèi)部地址計(jì)數(shù)編碼的第25位以及第26位都等于低邏輯值(“O”)時(shí)，對應(yīng)的內(nèi)存芯片運(yùn)作(使能模式)。當(dāng)各自的內(nèi)部地址計(jì)數(shù)編碼的第25位以及第26位中至少一者等于高邏輯值(“I”)時(shí)，對應(yīng)的內(nèi)存芯片不運(yùn)作(非使能模式)。根據(jù)上述實(shí)施例，在內(nèi)存裝置6的存取操作開始時(shí)，內(nèi)存芯片60 63的內(nèi)部位置計(jì)數(shù)編碼是根據(jù)輸入地址編碼ADD以及各自的選擇信號SSl與SS2來初始設(shè)定。內(nèi)存芯片60 63在存取操作開始時(shí)的操作模式可根據(jù)內(nèi)存芯片60 63的內(nèi)部地址計(jì)數(shù)編碼的初始值來決定，尤其是每一內(nèi)部地址計(jì)數(shù)編碼的第25位以及第26位。之后，內(nèi)存芯片60 63的內(nèi)部地址計(jì)數(shù)編碼通過各自的內(nèi)部計(jì)數(shù)器而增加，且內(nèi)存芯片60 63的內(nèi)部地址計(jì)數(shù)編碼的第25位以及第26位隨著計(jì)數(shù)操作而在“O”與“I”之間改變。因此，內(nèi)存芯片60 63可根據(jù)各自的內(nèi)部地址計(jì)數(shù)編碼而操作使能模式與非使能模式之間。本發(fā)明雖以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求范圍所界定者為準(zhǔn)。權(quán)利要求
1.一種內(nèi)存裝置，其特征在于，包括 多個(gè)內(nèi)存芯片，接收ー輸入地址編碼且交替地操作在一使能模式； 其中，每一所述內(nèi)存芯片接收各自的ー選擇信號，且根據(jù)一內(nèi)部位置計(jì)數(shù)編碼來操作；以及 其中，對于每一所述內(nèi)存芯片而言，各自的所述內(nèi)部地址計(jì)數(shù)編碼是根據(jù)所述輸入地址編碼以及各自的所述選擇信號來初始設(shè)定。
2.如權(quán)利要求I所述的內(nèi)存裝置，其特征在干，對于每一所述內(nèi)存芯片而言，各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組是根據(jù)所述輸入地址編碼的最大有效位組以及各自的所述選擇信號的邏輯值來初始設(shè)定。
3.如權(quán)利要求2所述的內(nèi)存裝置，其特征在干，對于每一所述內(nèi)存芯片而言，各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組是通過對所述輸入地址編碼的最大有效位組以及各自的所述選擇信號的邏輯值執(zhí)行ー互斥或邏輯操作來初始設(shè)定。
4.如權(quán)利要求3所述的內(nèi)存裝置，其特征在干，對于每一所述內(nèi)存芯片而言，除了所述輸入地址編碼的最大有效位組以及各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組以外，所述輸入地址編碼的其他位初始作為各自的所述內(nèi)部地址計(jì)數(shù)編碼的其他位。
5.如權(quán)利要求2所述的內(nèi)存裝置，其特征在干，當(dāng)所述內(nèi)存芯片包括兩個(gè)內(nèi)存芯片吋，對于每一所述內(nèi)存芯片而言，所述輸入地址編碼的最大有效位組包括ー個(gè)位，各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組包括ー個(gè)位，且各自的所述選擇信號的邏輯值根據(jù)ー電壓位準(zhǔn)來決定。
6.如權(quán)利要求5所述的內(nèi)存裝置，其特征在于，當(dāng)所述兩內(nèi)存芯片中一者根據(jù)各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組具有一第一數(shù)值而操作在所述使能模式時(shí)，所述兩內(nèi)存芯片中另ー者則根據(jù)各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組具有一第二數(shù)值而操作在一非使能模式，所述第二數(shù)值相對于所述第一數(shù)值。
7.如權(quán)利要求I所述的內(nèi)存裝置，其特征在于，當(dāng)所述內(nèi)存芯片的ー者根據(jù)各自的所述內(nèi)部地址計(jì)數(shù)編碼而操作在所述使能模式時(shí)，所述內(nèi)存芯片中另一者則根據(jù)各自的所述內(nèi)部地址計(jì)數(shù)編碼而操作在一非使能模式。
8.—種內(nèi)存裝置，其特征在于，包括 一第一內(nèi)存芯片，接收ー輸入地址編碼以及ー第一選擇信號，且根據(jù)一第一內(nèi)部地址計(jì)數(shù)編碼來操作；以及 一第二內(nèi)存芯片，接收所述輸入地址編碼以及ー第二選擇信號，且根據(jù)一第二內(nèi)部地址計(jì)數(shù)編碼來操作； 其中，所述第一內(nèi)部地址計(jì)數(shù)編碼的最大有效位是通過對所述輸入地址編碼的最大有效位以及所述第一選擇信號的邏輯值執(zhí)行ー互斥或邏輯操作來初始設(shè)定；以及 其中，所述第二內(nèi)部地址計(jì)數(shù)編碼的最大有效位是通過對所述輸入地址編碼的最大有效位以及所述第二選擇信號的邏輯值執(zhí)行該互斥或邏輯操作來初始設(shè)定。
9.如權(quán)利要求8所述的內(nèi)存裝置，其特征在于，所述第一內(nèi)存芯片以及所述第二內(nèi)存芯片交替地操作在一使能模式。
10.如權(quán)利要求9所述的內(nèi)存裝置，其特征在干，當(dāng)所述第一內(nèi)存芯片根據(jù)所述第一內(nèi)部地址計(jì)數(shù)編碼的最大有效位具有一第一數(shù)值而操作在所述使能模式時(shí)，所述第二內(nèi)存芯片根據(jù)所述第二內(nèi)部地址計(jì)數(shù)編碼的最大有效位具有一第二數(shù)值而操作在一非使能模式，所述第二數(shù)值相對于所述第一數(shù)值。
11.如權(quán)利要求8所述的內(nèi)存裝置，其特征在于，除了所述輸入地址編碼的最大有效位、所述第一內(nèi)部地址計(jì)數(shù)編碼的最大有效位、以及所述第二內(nèi)部地址計(jì)數(shù)編碼的最大有效位以外，所述輸入地址編碼的其他位初始作為所述第一內(nèi)部地址計(jì)數(shù)編碼的其他位以及所述第二內(nèi)部地址計(jì)數(shù)編碼的其他位。
12.如權(quán)利要求8所述的內(nèi)存裝置，其特征在于，所述第一與所述第二選擇信號中每ー者的邏輯值是根據(jù)一電壓位準(zhǔn)來決定。
13.一種存取方法，適用于ー內(nèi)存裝置，其特征在于，所述內(nèi)存裝置包括多個(gè)內(nèi)存芯片，其中，所述內(nèi)存芯片接收一輸入地址編碼，且每一所述內(nèi)存芯片接收各自的ー選擇信號，所述存取方法包括 對于每一所述內(nèi)存芯片而言，根據(jù)所述輸入地址編碼以及各自的所述選擇信號來初始設(shè)定各自的內(nèi)部地址計(jì)數(shù)編碼；以及 根據(jù)各自的所述內(nèi)部地址計(jì)數(shù)編碼來控制每一所述內(nèi)存芯片操作在一使能模式或一非使能模式。
14.如權(quán)利要求13所述的存取方法，其特征在干，對于每一所述內(nèi)存芯片而言初始設(shè)定各自的所述內(nèi)部地址計(jì)數(shù)編碼的步驟包括 對于每一所述內(nèi)存芯片而言，根據(jù)所述輸入地址編碼的最大有效位組以及各自的所述選擇信號的邏輯值來初始設(shè)定各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組。
15.如權(quán)利要求14所述的存取方法，其特征在干，對于每一所述內(nèi)存芯片而言，各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組是通過對所述輸入地址編碼的最大有效位組以及各自的所述選擇信號的邏輯值執(zhí)行ー互斥或邏輯操作來初始設(shè)定。
16.如權(quán)利要求15所述的存取方法，其特征在干，對于每一所述內(nèi)存芯片而言初始設(shè)定各自的所述內(nèi)部地址計(jì)數(shù)編碼的步驟更包括 對于每一所述內(nèi)存芯片而言，除了所述輸入地址編碼的最大有效位組以及各自的所述內(nèi)部地址計(jì)數(shù)編碼的最大有效位組以外，所述輸入地址編碼的其他位初始作為各自的所述內(nèi)部地址計(jì)數(shù)編碼的其他位。
17.如權(quán)利要求13所述的存取方法，其特征在于，所述內(nèi)存芯片交替地操作在所述使能模式。
全文摘要
本發(fā)明公開了一種內(nèi)存裝置以及其存取方法，該內(nèi)存裝置包括多個(gè)內(nèi)存芯片。這些內(nèi)存芯片接收一輸入地址編碼且交替地操作在一使能模式。每一內(nèi)存芯片接收各自的一選擇信號，且根據(jù)一內(nèi)部位置計(jì)數(shù)編碼來操作。對于每一內(nèi)存芯片而言，各自的內(nèi)部地址計(jì)數(shù)編碼是根據(jù)輸入地址編碼以及各自的選擇信號來初始設(shè)定。根據(jù)本發(fā)明實(shí)施例的內(nèi)存裝置及其存取方法，當(dāng)內(nèi)存芯片被設(shè)計(jì)成能選擇性地操作為一單一內(nèi)存芯片或者操作為堆疊內(nèi)存芯片中的一者時(shí)，可實(shí)現(xiàn)控制該內(nèi)存芯片在使能模式與非使能模式間切換。
文檔編號G06F12/02GK102681943SQ20111006335
公開日2012年9月19日 申請日期2011年3月16日 優(yōu)先權(quán)日2011年3月16日
發(fā)明者杜盈德 申請人:華邦電子股份有限公司