專利名稱：一種基于fpga的稅控專用算法加密卡的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種計算機(jī)應(yīng)用技術(shù)，具體地說是一種基于FPGA的稅控專用算法加S卡。
背景技術(shù)：
由于發(fā)票制作方面的缺陷和稅控部門管理的漏洞，目前我國假發(fā)票猖獗，給國家 造成大量的稅收流失。一方面從事餐飲、服務(wù)、商貿(mào)、建筑及運(yùn)輸業(yè)等的相關(guān)人員為了偷稅 漏稅的目的會購買假發(fā)票；另一方面很多企業(yè)的相關(guān)人員為貪污侵占，在見不得光的現(xiàn)金 交易下會購買大量假發(fā)票。當(dāng)前國稅、地稅、各省、各稅種發(fā)票不同，辨別難度非常大，因此 給造假者可乘之機(jī)。本發(fā)明基于FPGA的稅控專用算法加密卡可以有效的解決上述問題，提 供高效的防偽措施。該加密卡通過將發(fā)票上的有關(guān)數(shù)據(jù)加密成一組防偽碼，打印在發(fā)票相 應(yīng)的區(qū)域上，由于采用的是國密局推薦的高安全性的算法芯片，因此發(fā)票很難被篡改，從而 可以滿足稅務(wù)機(jī)關(guān)對發(fā)票管理和身份認(rèn)證的要求。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于FPGA的稅控專用算法加密卡。本發(fā)明的目的是按以下方式實(shí)現(xiàn)的，硬件包括，F(xiàn)PGA芯片、8片稅控專用密碼算法 芯片SSX12、配置芯片EPCS4、電源芯片1、電源芯片2、40MHz晶體振蕩器、程序調(diào)試口 J2、程 序下載口 J1、嵌入式PCI-IP核；其中FPGA芯片是整個加密卡的核心，在FPGA芯片內(nèi)部通過嵌入式PCI-IP核用于與物 理上的32位PCI總線相連，實(shí)現(xiàn)加密卡與主機(jī)的數(shù)據(jù)傳輸；FPGA芯片與8片稅控專用算法芯片相連實(shí)現(xiàn)數(shù)據(jù)的交互，在FPGA內(nèi)部設(shè)置RAM區(qū) 實(shí)現(xiàn)數(shù)據(jù)的存儲；FPGA芯片內(nèi)設(shè)計狀態(tài)機(jī)實(shí)現(xiàn)對算法芯片的邏輯控制；40MHz晶體振蕩器與FPGA芯片相連，后者再通過內(nèi)部的鎖相環(huán)分頻出12MHz時鐘 供給8個算法芯片，作為算法芯片的工作時鐘；配置芯片EPCS4實(shí)現(xiàn)加密卡程序的存儲，配置芯片EPCS4芯片與FPGA芯片相連， 每次上電后FPGA需要讀取配置芯片EPCS4里的程序進(jìn)行加密卡的配置與初始化；程序下載口 J1、程序調(diào)試接口 J2、電源芯片1、電源芯片2的作用為加密卡提供工 作電壓；加密卡業(yè)務(wù)流程如下1)通過上層軟件設(shè)置好需要傳送的待加密或解密的數(shù)據(jù)包，設(shè)置FPGA芯片的相 關(guān)命令；2)啟動數(shù)據(jù)傳輸，將數(shù)據(jù)包通過PCI總線依次傳入FPGA的RAM區(qū)；3)待所有數(shù)據(jù)包傳輸完成后，F(xiàn)PGA設(shè)置相關(guān)進(jìn)程，啟動狀態(tài)機(jī)，F(xiàn)PGA指定8片算 法芯片中的任意一片或幾片開始工作，之后數(shù)據(jù)傳給相應(yīng)的算法芯片；4)各算法芯片SSX12開始工作，此時FPGA芯片等待運(yùn)算的完成；
5)各算法芯片運(yùn)算完成后再在狀態(tài)機(jī)的控制下將加密或解密后的數(shù)據(jù)傳回到 RAM區(qū)相應(yīng)的地址范圍內(nèi)，待所有數(shù)據(jù)傳完之后狀態(tài)機(jī)產(chǎn)生中斷信號，F(xiàn)PGA之后通過PCI總 線將運(yùn)算完成的數(shù)據(jù)傳回到PC機(jī)，至此完成了加密卡的一次業(yè)務(wù)流程。采用了 FPGA芯片，實(shí)現(xiàn)數(shù)據(jù)的存儲和控制算法芯片的工作。采用國家密碼管理局推薦的稅控專用密碼算法芯片SSX12。本發(fā)明涉及信息安全領(lǐng)域，主要應(yīng)用于稅控行業(yè)。本發(fā)明保證發(fā)票數(shù)據(jù)的正確加 解密、可靠存儲、防止篡改等，可以滿足稅務(wù)機(jī)關(guān)發(fā)票管理的要求。核心是利用FPGA芯片的 嵌入式PCI-IP核技術(shù)、邏輯控制和高效的狀態(tài)機(jī)實(shí)現(xiàn)加密卡的業(yè)務(wù)功能。本發(fā)明的優(yōu)異效果是該加密卡主要用于稅控領(lǐng)域的數(shù)據(jù)加解密操作，利用FPGA 芯片和嵌入式PCI-IP核技術(shù)實(shí)現(xiàn)了 PCI總線的接口邏輯，并通過FPGA芯片的狀態(tài)機(jī)控制 密碼芯片的高效運(yùn)行，對數(shù)據(jù)快速處理。


圖1是基于FPGA的稅控專用算法加密卡系統(tǒng)框圖。
具體實(shí)施例方式參照說明書附圖對本發(fā)明的加密卡作以下詳細(xì)地說明。本發(fā)明的一種基于FPGA的稅控專用算法加密卡，可以通過如下措施達(dá)到1)FPGA芯片選用美國Altera公司CycloneIII系列的EP3C16F484C8器件，該芯 片總引腳數(shù)484，其中I/O引腳為346，RAM總量為63KB，邏輯單元(LE) 15408個。FPGA是 整個加密卡的核心，在其內(nèi)部利用嵌入式PCI-IP核實(shí)現(xiàn)與PCI總線的連接；同時設(shè)置RAM 區(qū)實(shí)現(xiàn)數(shù)據(jù)的存儲，并利用可編程技術(shù)、通過狀態(tài)機(jī)實(shí)現(xiàn)對8個算法芯片的控制。2)稅控專用密碼算法芯片采用國家密碼管理局推薦的稅控專用密碼算法芯片 SSX12，該芯片專門用于稅控等信息安全領(lǐng)域，功能主要有數(shù)據(jù)加密、解密、生成支付密碼 等，有效保證用戶進(jìn)行交易時數(shù)據(jù)的安全性。其主要特點(diǎn)為每片算法芯片均有各自獨(dú)立的 ID號，所有加密運(yùn)算均在片內(nèi)完成，支持3. 3V或5V雙工作電壓，當(dāng)工作主頻為12MHz時，產(chǎn) 生支付密碼速度大于8次/秒。3)配置芯片EPCS4 采用Altera公司的EPCS4芯片，該芯片用來存儲加密卡的程 序。加密卡每次上電后FPGA芯片首先從配置芯片EPCS4里讀取程序。4)晶體振蕩器采用40MHz的有源晶振，作為FPGA芯片工作的主頻。5)電源1 采用美國TI公司的電源轉(zhuǎn)換芯片TPS767D301，其主要作用是將PCI總 線上的5V電壓轉(zhuǎn)換為兩路3. 3V和2. 5V電壓，分別供給FPGA芯片的I/O引腳和鎖相環(huán)引 腳。另外3. 3V電壓也供給加密芯片使用。6)電源2:采用美國ST公司電源轉(zhuǎn)換芯片LD1117AS12TR，作用是將PCI總線上的 5V電壓轉(zhuǎn)換為一路1. 2V電壓，供FPGA芯片的內(nèi)核電路使用。7)程序下載接口 Jl 此接口用于連接Altera的下載線ByteBlasterII的一端，主 機(jī)通過并口和下載線可以將程序下載到配置芯片EPCS4中。8)程序調(diào)試接口 J2 此接口為JTAG 口，也用于連接ByteBlasterll，在加密 卡調(diào)試的過程中將程序下載至FPGA芯片中。通過FPGA芯片自帶的嵌入式邏輯分析儀SignalTap，可以在顯示器上清楚的顯示各信號的時序波形，從而方便了程序的修改和調(diào)
試ο實(shí)施例下面結(jié)合附圖對本發(fā)明的加密卡作進(jìn)一步描述如附圖所示，本發(fā)明基于FPGA的稅控專用算法加密卡所示用的硬件包括FPGA芯 片、8片稅控專用密碼算法芯片SSX12、配置芯片EPCS4、電源芯片1、電源芯片2、40MHz晶體 振蕩器、程序調(diào)試口 J2、程序下載口 J1、嵌入式PCI-IP核。FPGA芯片是整個加密卡的核心，在其內(nèi)部通過嵌入式PCI-IP核用于與物理上的 32位PCI總線相連。FPGA芯片與8片稅控專用算法芯片相連實(shí)現(xiàn)數(shù)據(jù)的交互，在FPGA內(nèi)部設(shè)置RAM區(qū) 實(shí)現(xiàn)數(shù)據(jù)的存儲；FPGA芯片內(nèi)設(shè)計狀態(tài)機(jī)實(shí)現(xiàn)對算法芯片的邏輯控制。40MHz晶體振蕩器與FPGA芯片相連，后者再通過內(nèi)部的鎖相環(huán)分頻出12MHz時鐘 供給8個算法芯片，作為算法芯片的工作時鐘。配置芯片EPCS4芯片與FPGA芯片相連，每次上電后FPGA芯片需要讀取配置芯片 EPCS4里的程序進(jìn)行加密卡的配置與初始化。程序下載口 J1、程序調(diào)試接口 J2、電源1、電源2的作用前面已提及，此處不再贅 述。加密卡的一次業(yè)務(wù)流程如下1)通過上層軟件設(shè)置好需要傳送的待加密(解密)的數(shù)據(jù)包，設(shè)置FPGA芯片的相 關(guān)命令。2)啟動數(shù)據(jù)傳輸，將數(shù)據(jù)包通過PCI總線依次傳入FPGA芯片的RAM區(qū)。3)待所有數(shù)據(jù)包傳輸完成后，F(xiàn)PGA芯片設(shè)置相關(guān)進(jìn)程，啟動狀態(tài)機(jī)，F(xiàn)PGA芯片可 以指定8片算法芯片中的任意一片或幾片開始工作。之后數(shù)據(jù)傳給相應(yīng)的算法芯片。4)各算法芯片SSX12開始工作，此時FPGA芯片等待運(yùn)算的完成。5.各算法芯片運(yùn)算完成后再在狀態(tài)機(jī)的控制下將加密(解密)后的數(shù)據(jù)傳回到 RAM區(qū)相應(yīng)的地址范圍內(nèi)。待所有數(shù)據(jù)傳完之后狀態(tài)機(jī)產(chǎn)生中斷信號，F(xiàn)PGA芯片之后通過 PCI總線將運(yùn)算完成的數(shù)據(jù)傳回到PC機(jī)。至此完成了加密卡的一次業(yè)務(wù)流程。除說明書所述的技術(shù)特征外，均為本專業(yè)技術(shù)人員的已知技術(shù)。
權(quán)利要求
1.一種基于FPGA的稅控專用算法加密卡，其特征在于，硬件包括，F(xiàn)PGA芯片、8片稅控 專用密碼算法芯片SSX12、配置芯片EPCS4、電源芯片1、電源芯片2、40MHz晶體振蕩器、程序 調(diào)試口 J2、程序下載口 J1、嵌入式PCI-IP核；其中FPGA芯片是整個加密卡的核心，在FPGA芯片內(nèi)部通過嵌入式PCI-IP核用于與物理上 的32位PCI總線相連，實(shí)現(xiàn)加密卡與主機(jī)的數(shù)據(jù)傳輸；FPGA芯片與8片稅控專用算法芯片相連實(shí)現(xiàn)數(shù)據(jù)的交互，在FPGA內(nèi)部設(shè)置RAM區(qū)實(shí)現(xiàn) 數(shù)據(jù)的存儲；FPGA芯片內(nèi)設(shè)計狀態(tài)機(jī)實(shí)現(xiàn)對算法芯片的邏輯控制；40MHz晶體振蕩器與FPGA芯片相連，后者再通過內(nèi)部的鎖相環(huán)分頻出12MHz時鐘供給 8個算法芯片，作為算法芯片的工作時鐘；配置芯片EPCS4實(shí)現(xiàn)加密卡程序的存儲，配置芯片EPCS4芯片與FPGA芯片相連，每次 上電后FPGA需要讀取配置芯片EPCS4里的程序進(jìn)行加密卡的配置與初始化；程序下載口 J1、程序調(diào)試接口 J2、電源芯片1、電源芯片2的作用為加密卡提供工作電壓；加密卡業(yè)務(wù)流程如下1)通過上層軟件設(shè)置好需要傳送的待加密或解密的數(shù)據(jù)包，設(shè)置FPGA的相關(guān)命令；2)啟動數(shù)據(jù)傳輸，將數(shù)據(jù)包通過PCI總線依次傳入FPGA的RAM區(qū)；3)待所有數(shù)據(jù)包傳輸完成后，F(xiàn)PGA設(shè)置相關(guān)進(jìn)程，啟動狀態(tài)機(jī)，F(xiàn)PGA指定8片算法芯 片中的任意一片或幾片開始工作，之后數(shù)據(jù)傳給相應(yīng)的算法芯片；4)各算法芯片SSX12開始工作，此時FPGA等待運(yùn)算的完成；5)各算法芯片運(yùn)算完成后再在狀態(tài)機(jī)的控制下將加密或解密后的數(shù)據(jù)傳回到RAM區(qū) 相應(yīng)的地址范圍內(nèi)，待所有數(shù)據(jù)傳完之后狀態(tài)機(jī)產(chǎn)生中斷信號，F(xiàn)PGA之后通過PCI總線將 運(yùn)算完成的數(shù)據(jù)傳回到PC機(jī)，至此完成了加密卡的一次業(yè)務(wù)流程。
2.根據(jù)權(quán)利要求1所述的加密卡，其特征在于采用了FPGA芯片，實(shí)現(xiàn)數(shù)據(jù)的存儲和控 制算法芯片的工作。
3.根據(jù)權(quán)利要求1所述的加密卡，其特征在于，采用國家密碼管理局推薦的稅控專用 密碼算法芯片SSX12。
全文摘要
本發(fā)明提供一種基于FPGA的稅控專用算法加密卡，包括現(xiàn)場可編程門陣列(以下簡稱FPGA)芯片、稅控專用密碼算法芯片、FPGA配置芯片、電源芯片、PCI-IP核。該加密卡通過32位PCI總線與主機(jī)進(jìn)行數(shù)據(jù)的交互。本發(fā)明主要用于稅控領(lǐng)域的數(shù)據(jù)加解密操作，利用FPGA和嵌入式PCI-IP核技術(shù)實(shí)現(xiàn)了PCI總線的接口邏輯，通過FPGA的狀態(tài)機(jī)控制密碼芯片的運(yùn)行。該加密卡具有速度快、效率高、成本低、功耗小的優(yōu)點(diǎn)。
文檔編號G06F21/00GK102096783SQ20111003486
公開日2011年6月15日 申請日期2011年2月9日 優(yōu)先權(quán)日2011年2月9日
發(fā)明者蘇振宇 申請人:浪潮電子信息產(chǎn)業(yè)股份有限公司