專利名稱：集成電路設(shè)計(jì)的漏電流分布的模擬方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路設(shè)計(jì)的漏電流分布的模擬方法，尤指一種應(yīng)用于集成電 路設(shè)計(jì)過程中的集成電路設(shè)計(jì)的漏電流分布的模擬方法。
背景技術(shù)：
通常，一集成電路裝置是由一個(gè)集成電路設(shè)計(jì)公司(IC designcompany, orIC design house)所設(shè)計(jì)的。集成電路設(shè)計(jì)公司提供集成電路裝置的設(shè)計(jì)圖(layout)給一個(gè) 半導(dǎo)體制造廠(semiconductor fabricationplant, or fab)，然后半導(dǎo)體制造廠依據(jù)此設(shè) 計(jì)圖來生產(chǎn)、制作此集成電路裝置。在制作的過程中，主動(dòng)區(qū)域的臨界尺寸(active critical dimension)、多晶 矽的臨界尺寸(poly critical dimension)、柵極介電層的厚度(thickness of gate dielectric layer)、組成物、離子植入狀況等的制程變異都會(huì)影響集成電路裝置的驅(qū)動(dòng)電 流(driving current)。同時(shí)，集成電路裝置的漏電流(leakage current)也會(huì)被所述這些 制程變異影響，所以制造出來的集成電路裝置的漏電流會(huì)有一分布范圍，而不是一個(gè)定值。 假如產(chǎn)品的漏電流的分布超過集成電路設(shè)計(jì)公司所定義的規(guī)范要求，則該產(chǎn)品會(huì)被認(rèn)為有 11 ^Ιβ"1 (leakage failure)。然而，除非設(shè)計(jì)公司收到從半導(dǎo)體制造廠送來的包含他們的集成電路裝置的晶 圓，然后測(cè)試該晶圓，設(shè)計(jì)公司是無法預(yù)先知道他們的集成電路裝置是否有漏電流錯(cuò)誤。當(dāng) 設(shè)計(jì)公司知道時(shí)，往往是他們完成設(shè)計(jì)圖后幾個(gè)月后的事。換句話說，設(shè)計(jì)公司無法馬上知 道他們的設(shè)計(jì)圖是否會(huì)有漏電流錯(cuò)誤，更不用說針對(duì)漏電流錯(cuò)誤而修改設(shè)計(jì)圖。于是，本發(fā)明有感上述缺陷可以改善，因此提出一種設(shè)計(jì)合理且有效改善上述缺 陷的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種集成電路設(shè)計(jì)的漏電流分布的模擬方法，其能夠 在集成電路設(shè)計(jì)實(shí)際地被半導(dǎo)體制造廠制造前，預(yù)先模擬集成電路設(shè)計(jì)的漏電流分布。為達(dá)上述目的，本發(fā)明提供一種集成電路設(shè)計(jì)的漏電流分布的模擬方法，包括 步驟如下(a)、取得一個(gè)包含多個(gè)晶體管及多個(gè)電容的集成電路設(shè)計(jì)圖的電路描述文件 (netlist) ； (b)、分析該電路描述文件，以取得多個(gè)晶體管的尺寸及多個(gè)電容的尺寸，以及 取得每一個(gè)該晶體管的尺寸所對(duì)應(yīng)的一晶體管的數(shù)目，與每一個(gè)該電容的尺寸所對(duì)應(yīng)的一 電容的數(shù)目；(c)、取得一個(gè)用以制造所述這些晶體管及所述這些電容的制程的多個(gè)制程變 異范圍(process window) ； (d)、根據(jù)所述這些制程變異范圍，來將所述這些晶體管的尺寸 與所述這些電容的尺寸變化；(e)、模擬出每一個(gè)變化后的該晶體管的尺寸的一漏電流值， 模擬出每一個(gè)變化后的該電容的尺寸的一漏電流值，其中所述這些漏電流值是由一特別為 集成電路的模擬程序(SPICE)所模擬出；(f)、將每一個(gè)該晶體管的尺寸的漏電流值分別與 該尺寸所對(duì)應(yīng)的晶體管的數(shù)目相乘，以及將每一個(gè)該電容的尺寸的漏電流值分別與該尺寸
4所對(duì)應(yīng)的電容的數(shù)目相乘；(g)、將所述這些相乘后的漏電流值做運(yùn)算，以得到一總漏電流 值；(h)、重復(fù)步驟(d)至步驟(g)，以得到其他的多個(gè)總漏電流值；以及⑴、從所述這些總 漏電流值產(chǎn)生出一漏電流分布。由此，本發(fā)明的集成電路設(shè)計(jì)的漏電流分布的模擬方法具有以下有益效果在集 成電路設(shè)計(jì)實(shí)際被制造前，由制程變異所造成的漏電流分布可預(yù)先被知道。因此如果漏電 流分布超過規(guī)范要求，集成電路設(shè)計(jì)圖可以立即修改而減少或改善漏電流錯(cuò)誤。也就是說， 漏電流錯(cuò)誤可以在設(shè)計(jì)公司內(nèi)的設(shè)計(jì)時(shí)間就被檢視的，早于半導(dǎo)體制造廠內(nèi)的制造階段。為使能更進(jìn)一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì)說 明及附圖，然而附圖僅供參考與說明用，并非用來對(duì)本發(fā)明加以限制。


圖1為本發(fā)明的集成電路設(shè)計(jì)的漏電流分布的模擬方法第一個(gè)方法流程圖；圖2為本發(fā)明的晶體管尺寸及數(shù)目的表格示意圖；圖3為本發(fā)明的晶體管尺寸的變異情況的表格示意圖；圖4為本發(fā)明的集成電路設(shè)計(jì)的漏電流分布的模擬方法第二個(gè)方法流程圖；圖5為本發(fā)明的集成電路設(shè)計(jì)的漏電流分布的模擬方法第三個(gè)方法流程圖。主要元件附圖標(biāo)記說明步驟SlOl 至 S115步驟S401 至 S409步驟S501 至 S50具體實(shí)施例方式請(qǐng)參閱圖1所示，本發(fā)明提出一個(gè)集成電路設(shè)計(jì)的漏電流分布的模擬方法。該模 擬方法可應(yīng)用在一集成電路的設(shè)計(jì)流程中，由此幫助工程師設(shè)計(jì)一個(gè)有較少漏電流錯(cuò)誤的 集成電路設(shè)計(jì)圖(layout ofintegrated circuit device)。該模擬方式可借助于軟件的形 式來實(shí)施，或是軟件結(jié)合硬件的形式來實(shí)施。該模擬方法可以在單獨(dú)一臺(tái)電腦上執(zhí)行，或是 在多臺(tái)互相交互作用的電腦上執(zhí)行。借助于本實(shí)施例的模擬方法，一個(gè)集成電路設(shè)計(jì)圖可 能的漏電流錯(cuò)誤可以在設(shè)計(jì)時(shí)間時(shí)，就被有效地估計(jì)出。請(qǐng)繼續(xù)參考圖1所示，本發(fā)明的集成電路設(shè)計(jì)的漏電流分布的模擬方法的詳細(xì)流 程如下。步驟SlOl 首先，設(shè)計(jì)公司的設(shè)計(jì)者(或工程師)選擇一個(gè)集成電路設(shè)計(jì)圖，欲 借助于后續(xù)的步驟來評(píng)估其漏電流分布的情況。該集成電路設(shè)計(jì)圖顯示出組成集成電 路的晶體管、電容及內(nèi)通道(interconnections)等元件的尺寸、形狀、方向、形式及位置 等。而集成電路設(shè)計(jì)圖通常會(huì)被轉(zhuǎn)換成一電路描述文件(netlist)，然后儲(chǔ)存至一數(shù)據(jù)庫 (database)中。電路描述文件以文字格式來記錄該集成電路設(shè)計(jì)圖，所以電路描述文件可 較輕易地被電腦分析。當(dāng)工程師選擇完一個(gè)集成電路設(shè)計(jì)圖后，相對(duì)應(yīng)的電路描述文件將 會(huì)從數(shù)據(jù)庫中取出，以進(jìn)一步使用。步驟S103 接著，被取得的電路描述文件進(jìn)一步地被分析，以分別地將集成電路 設(shè)計(jì)圖的晶體管及電容依據(jù)他們的尺寸而分類多個(gè)群組。擁有相同尺寸的晶體管會(huì)被分配至同一個(gè)群組中，而擁有相同尺寸的電容會(huì)被分配至同一個(gè)群組中。用來分類的晶體管及 電容的尺寸包括通道寬度(channel width)、通道長(zhǎng)度(channel length)以柵極介電層 厚度(thickness of gate dielectric layer)等，所述這些尺寸可決定晶體管及電容的特 性及表現(xiàn)。請(qǐng)參閱圖2所示，一表格顯示出一部分的晶體管群組。每一個(gè)群組都包含信息 如下晶體管的數(shù)目及晶體管的尺寸。換句話說，在分析完電路描述文件后，多個(gè)晶體管的尺寸(寬度、長(zhǎng)度及厚度)及 多個(gè)電容的尺寸將被取得。而所述這些晶體管的尺寸對(duì)應(yīng)的晶體管的數(shù)目，以及所述這些 電容的尺寸對(duì)應(yīng)的電容的數(shù)目也會(huì)同時(shí)被取得。也就是，晶體管及電容的尺寸相對(duì)于數(shù)目 (dimensionsversus count)的分布可被了角軍。步驟S105 然后，從設(shè)計(jì)公司的數(shù)據(jù)庫中，取得一個(gè)用以制造所選擇的集成電路 設(shè)計(jì)圖的制造流程的多個(gè)制造參數(shù)(processparameters)。所述這些制造參數(shù)原先是儲(chǔ)存 在一個(gè)半導(dǎo)體制造廠中，然后半導(dǎo)體制造廠提供給設(shè)計(jì)公司使用。所述這些制造參數(shù)包括 主動(dòng)區(qū)域的臨界尺寸、多晶矽的臨界尺寸、柵極介電層的厚度等會(huì)影響晶體管及電容尺寸 的參數(shù)。由于所述這些制造參數(shù)在制造流程中，會(huì)在一范圍內(nèi)變化，所以每一個(gè)制造參數(shù)都 具有一制程變異范圍(processwindow)，或稱為公差，也就是說制造參數(shù)具有一目標(biāo)值及一 相對(duì)目標(biāo)值的偏差值。步驟S107 取得所述這些制程參數(shù)的制程變異范圍后，依據(jù)所述這些制程變異范 圍及所述這些晶體管的尺寸及電容的尺寸來建立一制程裝置統(tǒng)計(jì)模型(process-device statistics) 0該制程裝置統(tǒng)計(jì)模型包含多個(gè)晶體管的尺寸及電容的尺寸的變異情況。也 就是說，晶體管的尺寸及電容的尺寸依據(jù)制程變異范圍隨機(jī)地變化多次。請(qǐng)參閱圖3所示， 一表格顯示出一個(gè)制程裝置統(tǒng)計(jì)模型之中，部分的尺寸變異情況。每一個(gè)變異情況代表一 個(gè)被所制作出的晶圓可能具有的晶體管及電容的實(shí)際尺寸，所以晶體管的尺寸及電容的尺 寸變化越多次，制程裝置統(tǒng)計(jì)模型包含越多的尺寸變異情況，則越多個(gè)可能被制作出的晶 圓可被考慮到，進(jìn)而讓漏電流分布的模擬越準(zhǔn)確。步驟S109:之后，制程裝置統(tǒng)計(jì)模型中的每一個(gè)變化后的尺寸將被模擬出一 個(gè)對(duì)應(yīng)的漏電流值，同時(shí)多個(gè)電性參數(shù)也會(huì)被模擬出，所述這些電性參數(shù)為驅(qū)動(dòng)電流 (saturation driving current)、1臨界電fli (threshold voltage)及電阻值等。漏電、流值及 電性參數(shù)可使用一些商用軟件來模擬出，例如一特別為集成電路的模擬程序(simulation programwith integrated circuit emphasis，SPICE)，或是禾用一些方禾呈式模擬出。步驟Slll 繼續(xù)，每一個(gè)變化后的尺寸的漏電流值將與該尺寸所對(duì)應(yīng)的數(shù)目相 乘，變化后的尺寸的電性參數(shù)也會(huì)與該尺寸所對(duì)應(yīng)的數(shù)目相乘。然后將相乘后的尺寸的 漏電流值做運(yùn)算，以得到此變異情況所對(duì)應(yīng)的一全芯片漏電流值(full-chip leakage value)，或稱為總漏電流值(total leakage value))。其他相乘后的電性參數(shù)也會(huì)做運(yùn)算， 以得到此變異情況所對(duì)應(yīng)的總電性參數(shù)。步驟Slll會(huì)為了制程裝置統(tǒng)計(jì)模型的全部變異情況，重復(fù)地執(zhí)行多次，以得全部 變異情況的總漏電流值。步驟S113 之后從制程裝置統(tǒng)計(jì)模型的全部總漏電流值之中，產(chǎn) 生出一個(gè)相對(duì)應(yīng)的漏電流分布。步驟S115 :該漏電流分布將會(huì)被確認(rèn)其是否合乎一規(guī)范要求 (specrequirement)。如果漏電流分布超過規(guī)范要求，漏電流分布可能會(huì)導(dǎo)致一漏電流失誤。代表集成電路設(shè)計(jì)圖或是該集成電路設(shè)計(jì)圖所對(duì)應(yīng)的制造流程需要被修改，主要是修 改集成電路設(shè)計(jì)圖中晶體管及電容的尺寸。另外在步驟S109之中，制程裝置統(tǒng)計(jì)模型可以借助于一裝置測(cè)試數(shù)據(jù)(device test data)來校正。該裝置測(cè)試數(shù)據(jù)是由一個(gè)已經(jīng)制造出的集成電路中取得，所以裝置測(cè) 試數(shù)據(jù)報(bào)括實(shí)際的電性參數(shù)。每一個(gè)變異情況中的模擬電性參數(shù)將與所述這些實(shí)際的電性 參數(shù)比較，如果某一個(gè)變異情況的模擬電性參數(shù)與實(shí)際的電性參數(shù)差異太大，則步驟Slll 將不會(huì)對(duì)此變異情況執(zhí)行的。通常，集成電路設(shè)計(jì)圖可以讓多個(gè)不同的半導(dǎo)體制造廠制造，而每一個(gè)半導(dǎo)體制 造廠都有他們自身的制造參數(shù)及制程變異范圍。所以漏電流分布在不同的半導(dǎo)體制造廠都 會(huì)有所變化。而本模擬方法可以應(yīng)用于不同半導(dǎo)體制造廠中，以得到一個(gè)所述這些半導(dǎo)體 制造廠的漏電流比較信息(leakage comparison) 0之后，設(shè)計(jì)者或工程師可從漏電流比較 信息中得知，哪一個(gè)半導(dǎo)體制造廠有較佳的漏電流分布。請(qǐng)參考圖4所示，并配合參考圖4 所示，詳細(xì)的流程說明如下。步驟S401 首先，選擇一個(gè)集成電路設(shè)計(jì)圖，然后從數(shù)據(jù)庫中取得對(duì)應(yīng)該集成電 路設(shè)計(jì)圖的電路描述文件，并且分析該電路描述文件以產(chǎn)生晶體管及電容的尺寸與數(shù)目的 分布。步驟S401類似于前述的步驟SlOl至S103。步驟S403 從多個(gè)半導(dǎo)體制造廠中分別 地取得一個(gè)制造流程(其用以制造該集成電路設(shè)計(jì)圖)中的多個(gè)制造參數(shù)。本實(shí)施例中， 以三個(gè)半導(dǎo)體制造廠為例。每一個(gè)半導(dǎo)體制造廠的制程參數(shù)都不盡相同，所以制程參數(shù)有 他們本身的制程變異情況，也就是制程變異范圍。步驟S403類似于前述的步驟S105應(yīng)用 在多個(gè)半導(dǎo)體制造廠中。步驟S405 依據(jù)制程變異范圍，每一個(gè)半導(dǎo)體制造廠的一制程裝置統(tǒng)計(jì)模型將分 別地被建立出，此步驟類似前述的步驟S107。步驟S407 接著，依據(jù)前述的步驟S109至 S113，產(chǎn)生出每一個(gè)制程裝置統(tǒng)計(jì)模型的漏電流分布，也就是產(chǎn)生出每一個(gè)半導(dǎo)體制造廠 的漏電流分布。步驟S409 在每一個(gè)半導(dǎo)體制造廠的漏電流分布都產(chǎn)生后，一個(gè)關(guān)于所述這些漏 電流分布的漏電流比較信息也隨之被建立出。由該漏電流比較信息，工程師即可了解哪一 個(gè)半導(dǎo)體制造廠能對(duì)于他們的集成電路設(shè)計(jì)圖，提供較佳的漏電流分布，由此選擇一個(gè)適 合的半導(dǎo)體制造廠。請(qǐng)參考圖5所示，并配合圖1所示，本發(fā)明的集成電路設(shè)計(jì)的漏電流分布的模擬方 法更包括下列步驟，說明如下。步驟S501 從⑶S中，取得一個(gè)監(jiān)控裝置(monitor device) 0監(jiān)控裝置為一個(gè)設(shè) 計(jì)中的晶體管群組，代表在光罩或制造流程中，一些對(duì)制程變異較敏感的典型特征。該監(jiān)控 裝置是依循一監(jiān)控裝置規(guī)范而取得，該監(jiān)控裝置規(guī)范包括特征密度(pattern density)、 方位、間距及晶體管的尺寸等。被取出的監(jiān)控裝置的集成電路設(shè)計(jì)圖與步驟SlOl所選擇的 集成電路設(shè)計(jì)圖相似。步驟S503 接著，取得該監(jiān)控裝置的一光罩量測(cè)數(shù)據(jù)(maskmeasurement data), 以進(jìn)一步得到該監(jiān)控裝置的光罩尺寸變異。因?yàn)橹瞥逃泄畲嬖冢栽摫O(jiān)控裝置的集成 電路設(shè)計(jì)圖的尺寸將會(huì)與監(jiān)控裝置的光罩的尺寸不同。從該光罩量測(cè)數(shù)據(jù)即可知道光罩的 尺寸變異為何。
步驟S505 之后，取得該監(jiān)控裝置的一制造量測(cè)數(shù)據(jù)(fabricationmeasurement data)，以進(jìn)一步得到該監(jiān)控裝置的制程參數(shù)變異。該制造量測(cè)數(shù)據(jù)報(bào)括光微影量測(cè)資料 (lithographic measurement data)及蝕亥Ij量狽Ij資料(etch measurement data)等。步驟S507 :最后，計(jì)算因?yàn)槌叽缱儺惣爸瞥套儺愃鶎?dǎo)致的漏電流分布，以了解該 監(jiān)控裝置的漏電流分布。如果該漏電流分布超過規(guī)范要求的話，工程師可進(jìn)一步地改善所 選擇的集成電路設(shè)計(jì)圖，或是改善制程參數(shù)。綜合上述，該集成電路設(shè)計(jì)的漏電流分布的模擬方法具有特點(diǎn)如下。該模擬方法 可以在集成電路設(shè)計(jì)實(shí)際被半導(dǎo)體制造廠制造前，模擬出集成電路設(shè)計(jì)的漏電流分布。如 果漏電流分布不符合規(guī)范要求，工程師可修改該集成電路設(shè)計(jì)圖，以改善漏電流分布。該模 擬分法可以應(yīng)用在多個(gè)不同的半導(dǎo)體制造廠中，并且產(chǎn)生一個(gè)漏電流比較信息。因此工程 師可以知道哪一個(gè)半導(dǎo)體制造廠對(duì)于他們的集成電路設(shè)計(jì)圖，能提供較佳的漏電流分布。 總結(jié)地說，該模擬方法可以節(jié)省集成電路設(shè)計(jì)的成本及時(shí)間。但是，以上所述僅為本發(fā)明的較佳實(shí)施例，非意欲局限本發(fā)明的保護(hù)范圍，故凡運(yùn) 用本發(fā)明說明書及附圖內(nèi)容所做的等效變化，均同理皆包含于本發(fā)明的保護(hù)范圍內(nèi)，特此聲明。
權(quán)利要求
1. 一種集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，包括步驟如下a、取得一個(gè)包含多個(gè)晶體管及多個(gè)電容的集成電路設(shè)計(jì)圖的電路描述文件；b、分析該電路描述文件，以取得多個(gè)晶體管的尺寸及多個(gè)電容的尺寸，以及取得每一個(gè)該晶體管的尺寸所對(duì)應(yīng)的一晶體管的數(shù)目，與每一個(gè)該電容的尺寸所對(duì)應(yīng)的一電容的數(shù) 目；C、取得一個(gè)用以制造所述這些晶體管及所述這些電容的制程的多個(gè)制程變異范圍；d、根據(jù)所述這些制程變異范圍，來將所述這些晶體管的尺寸與所述這些電容的尺寸變化；e、模擬出每一個(gè)變化后的該晶體管的尺寸的一漏電流值，模擬出每一個(gè)變化后的該電 容的尺寸的一漏電流值，其中所述這些漏電流值是由一特別為集成電路的模擬程序所模擬 出；f、將每一個(gè)該晶體管的尺寸的漏電流值分別與該尺寸所對(duì)應(yīng)的晶體管的數(shù)目相乘，以 及將每一個(gè)該電容的尺寸的漏電流值分別與該尺寸所對(duì)應(yīng)的電容的數(shù)目相乘；g、將所述這些相乘后的漏電流值做運(yùn)算，以得到一總漏電流值；h、重復(fù)步驟d至步驟g，以得到其他的多個(gè)總漏電流值；以及i、從所述這些總漏電流值產(chǎn)生出一漏電流分布。
2.如權(quán)利要求1所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，更包括 步驟如下確認(rèn)該漏電流分布是否合乎一規(guī)范要求。
3.如權(quán)利要求1或2任一項(xiàng)所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在 于，更包括步驟如下修改該集成電路設(shè)計(jì)圖以改善該漏電流分布。
4.如權(quán)利要求1所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，該晶體 管的尺寸包括通道寬度、通道長(zhǎng)度以柵極介電層厚度。
5.如權(quán)利要求1所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，步驟e 中，每一個(gè)變化后的該晶體管的尺寸的多個(gè)電性參數(shù)及每一個(gè)變化后的該電容的尺寸的多 個(gè)電性參數(shù)也被模擬出；所述這些電性特性是由該特別為集成電路的模擬程序所模擬出。
6.如權(quán)利要求5所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，所述這 些電性參數(shù)包括飽和驅(qū)動(dòng)電流、臨界電壓及電阻值。
7.如權(quán)利要求5所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，更包括 步驟如下取得一裝置測(cè)試數(shù)據(jù)，其具有多個(gè)實(shí)際的電性參數(shù)；以及 使用該裝置測(cè)試數(shù)據(jù)來矯正一制程裝置統(tǒng)計(jì)模型。
8.如權(quán)利要求1所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，步驟a至 步驟i重復(fù)執(zhí)行于多個(gè)半導(dǎo)體制造廠，以分別地得到所述這些半導(dǎo)體制造廠的一漏電流分布。
9.如權(quán)利要求8所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，更包括 步驟如下從所述這些半導(dǎo)體制造廠的漏電流分布中，建立出一漏電流比較信息。
10.如權(quán)利要求1所述的集成電路設(shè)計(jì)的漏電流分布的模擬方法，其特征在于，更包括 步驟如下依循一監(jiān)控裝置規(guī)范，從集成電路設(shè)計(jì)中取得一監(jiān)控裝置； 取得該監(jiān)控裝置的一光罩量測(cè)數(shù)據(jù)，以進(jìn)一步得到該監(jiān)控裝置的光罩尺寸變異； 取得該監(jiān)控裝置的一制造量測(cè)數(shù)據(jù)，以進(jìn)一步得到該監(jiān)控裝置的制程參數(shù)變異；以及 產(chǎn)生該監(jiān)控裝置的一漏電流分布；其中該監(jiān)控裝置規(guī)范包括特征密度、方位、間距及晶體管的尺寸。
全文摘要
一種集成電路設(shè)計(jì)的漏電流分布的模擬方法；該模擬方法分析一個(gè)集成電路的設(shè)計(jì)圖，以了解該集成電路的晶體管及電容的尺寸；然后分析出該設(shè)計(jì)圖因?yàn)橹瞥套儺惗赡墚a(chǎn)生的漏電流分布。由此，設(shè)計(jì)者可在集成電路設(shè)計(jì)實(shí)際地被半導(dǎo)體制造廠制造前，預(yù)先知道該集成電路設(shè)計(jì)的漏電流分布；并且可修改該設(shè)計(jì)圖，如果該設(shè)計(jì)圖可能發(fā)生漏電流失誤。
文檔編號(hào)G06F17/50GK102142045SQ201010107588
公開日2011年8月3日 申請(qǐng)日期2010年1月29日 優(yōu)先權(quán)日2010年1月29日
發(fā)明者呂一云 申請(qǐng)人:呂一云