專利名稱：一種對順序移動窗口中數(shù)據(jù)序列進行多項式運算的方法
技術領域：
本發(fā)明屬于數(shù)字信號處理技術領域中多項式運算方面的內容。
背景技術：
在數(shù)字信號處理領域，經(jīng)常會對信號進行多項式運算處理。本領域中的多 項式運算中，乘除法運算與普通的運算沒有區(qū)別， 一般用線性反饋移位寄存器
(LFSR)來實現(xiàn)的。加減法與一般的運算不同，加減運算過程中都是對兩個輸 入的對應位進行模2加運算，實現(xiàn)的電路為異或運算，運算中沒有進位。多項 式運算裝置可以由若干個線性反饋移位寄存器(LFSR)、 一些寄存器和由包含一 些異或門的組合電路構成。
圖1和圖2圖示了具有不同反饋機制的兩個線性反饋移位寄存器(LFSR) 的電路示意圖，圖中電路的輸入為一位，對串行數(shù)據(jù)進行運算，每輸入一位數(shù) 據(jù)得出一次輸出。通常線性反饋移位寄存器(LFSR)進行的是多項式乘除法的 運算， 一般所需的結果有兩種， 一種是經(jīng)過運算后輸出端輸出的結果，即通常 多說的商或積，也可以是商或積中的某幾位；另一種是經(jīng)過運算后運算裝置各 個寄存器的輸出狀態(tài)結果，即通常所說的余數(shù)，'也可以是余數(shù)中的某幾位。
圖1和圖2中，Z"表示一位移位寄存器，每個線性反饋移位寄存器(LFSR) 包含若干個這樣的寄存器。相鄰寄存器之間可以有一個異或門，即上一個寄存 器的輸出與反饋信號經(jīng)過異或運算后，得出的數(shù)據(jù)作為下一個寄存器的輸入； 相鄰寄存器之間也可以直接連接，即上一個寄存器的輸出直接作為下一個寄存 器的輸入。
多項式運算裝置由若干個線性反饋移位寄存器(LFSR)、 一些寄存器和由異 或門組成的組合電路構成的。在開始工作前一般都需要確定初始狀態(tài)，即確定 運算裝置中各個寄存器的輸出狀態(tài)。在輸出端，運算裝置中某幾個寄存器的輸 出和某幾個異或門的輸出組成的數(shù)據(jù)，作為所需要的輸出結果。
通常使用的多項式運算裝置對一組串行數(shù)據(jù)進行多項式運算后，要想對另 一組數(shù)據(jù)進行運算，需要重新確定運算裝置的初始狀態(tài)。

發(fā)明內容
本發(fā)明提出的一種對順序移動窗口中數(shù)據(jù)序列進行多項式運算的方法，適 用于多項式運算的初始狀態(tài)為0的條件下。
對于一組X位串行數(shù)據(jù)，假設有一個大小為N的窗口，開始時窗口里的數(shù) 據(jù)序列是第1位到第N位數(shù)組成的N位連續(xù)數(shù)據(jù)，順序移動一位，窗口里的數(shù)
據(jù)序列是第2位到第N+1位數(shù)組成的N位連續(xù)數(shù)據(jù)，再順序移動一位，窗口里 的數(shù)據(jù)序列是第3位到第N+2位數(shù)組成的N位連續(xù)數(shù)據(jù)，……，順序移動(X-N+l)位后，窗口里的數(shù)據(jù)序列是第X-N位到第X位數(shù)組成的N位連續(xù)數(shù)據(jù)， 這樣， 一組X位串行數(shù)據(jù)包含(X-N+l)組N位連續(xù)數(shù)據(jù)。
一般情況下，對這(X-N+l)組數(shù)據(jù)進行多項式運算，需要進行(X-N+l) 輪運算，而且每輪運算前需要重新設置運算裝置的初始狀態(tài)。由于每輪運算都 需要輸入N位串行數(shù)據(jù)，所以每輪運算需要進行N次運算。
本發(fā)明提出的一種對順序移動窗口中數(shù)據(jù)序列進行多項式運算的方法，適 用于運算裝置的初始狀態(tài)為0時的運算，使用本發(fā)明提出的方法對這(X-N+l) 組數(shù)據(jù)進行多項式運算，可以減少運算的次數(shù)。
具體的工作過程如下
工作開始時，設置運算初始狀態(tài)為0，輸入N位數(shù)據(jù)后，得到由第l位到 第N位數(shù)據(jù)組成的N位數(shù)經(jīng)過運算后得到的有效輸出，再輸入一位，可以得到 由第2位到第N+l位數(shù)組成的N位數(shù)經(jīng)過運算后得到的有效輸出，再輸入一位， 可以得到由第3位到第N+3位數(shù)組成的N位數(shù)經(jīng)過運算后得到的有效輸 出，……，如圖3所示。
本發(fā)明提出的一種對順序移動窗口中數(shù)據(jù)序列進行多項式運算的方法，其 原理為
通常進行多項式運算，都是運算裝置初始化后，即將運算裝置的各個寄存 器的輸出狀態(tài)設置為特定的狀態(tài)后，再進行運算。當需要設置的初始狀態(tài)為0 時，如果開始時，運算裝置的各個寄存器的輸出狀態(tài)不為0，這樣再進行運算， 初始狀態(tài)對運算結果造成了影響，得不到所需要的結果，可以通過下面的方法 消除初始狀態(tài)對運算結果造成的影響。
采用兩個相同的多項式運算裝置，這兩個裝置的初始狀態(tài)相同，都不為0。 對第一個運算裝置輸入所要進行運算的N位數(shù)據(jù)，得出一個結果，對第二個運 算裝置輸入N位大小為O的數(shù)據(jù)，得到一個結果，把得到的兩個結果相減，即 進行異或運算，得到的結果與N位數(shù)據(jù)在初始狀態(tài)為0的運算裝置中運算的結 果相同。
含有R個寄存器的多項式運算裝置，它的初始狀態(tài)有2&種，對T第二個 運算裝置來說，每一種初始狀態(tài)對應不同的輸出，可以用歸納的方法得出它們 之間的邏輯關系。如果運算所需要
本發(fā)明提出的一種對順序移動窗口中數(shù)據(jù)序列進行多項式運算的方法，其 實現(xiàn)的結構圖如圖4所示。此種方法的實現(xiàn)需要兩個多項式運算模塊，它們包 含相同的多項式運算裝置，都包含R個寄存器，而且它們輸入的數(shù)據(jù)也相同，
但是輸入數(shù)據(jù)經(jīng)過N-l次移位后輸入到第二個多項式運算模塊的運算裝置中， 定義這兩個多項式運算模塊為運算模塊1和運算模塊2。
N-l次移位寄存器，即Z,-')，用于使輸入數(shù)據(jù)經(jīng)過N-1次移位后輸送給運 算模塊2。
運算模塊1用多項式運算裝置對輸入數(shù)據(jù)進行運算。它輸出有兩種情況， 一種是所需要的結果是N個數(shù)據(jù)經(jīng)過N次運算得出的N個輸出，或者是N個 輸出中的M個，這種情況下多項式運算裝置的輸出端最多需要連接N-1個移位 寄存器，當需要的結果是N個輸出的后M個時，多項式運算裝置的輸出端需要 連接M-1個移位寄存器，將多項式運算裝置的輸出與移位寄存器中的M-1個數(shù) 組成的M位數(shù)據(jù)A輸送給減法器。另一種情況是所需要的結果是多項式運算裝 置的最終狀態(tài)，這時不需要另外的移位寄存器，直接輸出所需要的M個狀態(tài)組 成的M位數(shù)據(jù)A，輸送給減法器。
運算模塊2包含和運算模塊1中相同的多項式運算裝置，用于產(chǎn)生各組數(shù) 據(jù)運算前的初始狀態(tài)，輸出為模塊中各個寄存器的輸出狀態(tài)，為R位，并將此 R位輸出數(shù)據(jù)B輸送給組合邏輯模塊。
組合邏輯模塊用于計算初始狀態(tài)對運算模塊1造成的影響，對來自運算模 塊2的R位數(shù)據(jù)B進行邏輯運算得出M位的輸出結果C，并輸送給減法器。
減法器有兩個輸入，分別來自運算模塊的數(shù)據(jù)A與組合邏輯模塊數(shù)據(jù)C， 對兩個輸入進行多項式減法運算，即進行異或運算，得出所要的數(shù)據(jù)作為輸出， 同時也是整個裝置最終的輸出。
本發(fā)明提出的方法可以實現(xiàn)對順序移動窗口中數(shù)據(jù)序列進行多項式運算， 實現(xiàn)方法簡單，運用廣泛。


圖l為具有一種反饋機制的線性反饋移位寄存器(LFSR)電路示意圖2為具有另一種反饋機制的線性反饋移位寄存器(LFSR)電路示意圖3為本發(fā)明的具體工作過程的示意圖4為本發(fā)明的實現(xiàn)結構圖5為實施例所用的多項式運算裝置的電路圖。
具體實施方式
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下面通過一個具體的實施例子，結合附圖來進一歩說明本發(fā)明。
本實例要得出一組串行數(shù)據(jù)中任意連續(xù)5位數(shù)據(jù)經(jīng)過運算后的結果。 本實例使用的多項式運算裝置如圖5所示，它包含9個寄存器，輸出為-一 個異或門的輸出。在多項式運算裝置初始狀態(tài)為0的條件下，本實例要得出一 組串行數(shù)據(jù)中任意連續(xù)5位數(shù)據(jù)經(jīng)過此運算裝置進行5次運算后輸出的5位數(shù) 據(jù)。
由本發(fā)明提出的方法，結構圖如圖4所示。
運算模塊1包括多項式運算裝置和4個移位寄存器。由運算裝置的輸出和4 個移位寄存器的輸出組成的5位數(shù)據(jù)作為運算模塊1的輸出數(shù)據(jù)A，并輸送給 減法器。
輸入數(shù)據(jù)經(jīng)過一個4次移位寄存器后，輸送給運算模塊2。
運算模塊2包含此多項式運算裝置，它的輸出為多項式運算裝置的9個寄 存器的輸出狀態(tài)構成的9位數(shù)據(jù)B。
多項式運算裝置有9個寄存器，有29種狀態(tài)，輸入數(shù)據(jù)全為0的話，對應 29種輸出。利用歸納法得出一個9位輸入5位輸出的組合邏輯電路，或者可以 用査表法得出一個9位輸入5位輸出的組合邏輯電路，組合邏輯模塊由此組合 邏輯電路組成，輸入為運算模塊2的9位輸出數(shù)據(jù)B，輸出為5位輸出數(shù)據(jù)C， 并將數(shù)據(jù)C輸送給減法器。
減法器將來自運算模塊1的5位數(shù)據(jù)A和來自組合邏輯模塊5位輸出數(shù)據(jù) C進行多項式減法操作，即進行異或操作，得出的結果為最終的輸出。
具體工作過程如下
工作開始時，對所有存儲單元初始化，設置為0。輸入5位數(shù)據(jù)后，得出由 第1位到第5位數(shù)據(jù)組成的5位數(shù)經(jīng)過運算后得到的有效輸出，再輸入一位， 可以得到由第2位到第6位數(shù)組成的5位數(shù)經(jīng)過運算后得到的有效輸出，再輸 入一位，可以得到由第3位到第7位數(shù)組成的5位數(shù)經(jīng)過運算后得到的有效輸 出，……，實現(xiàn)了5組數(shù)據(jù)同時進行多項式運算。
本發(fā)明提出的方法可以實現(xiàn)對順序移動窗口中數(shù)據(jù)序列進行多項式運算， 實現(xiàn)方法簡單，運用廣泛。
權利要求
1、一種對順序移動窗口中數(shù)據(jù)序列進行多項式運算的方法，其特征在于實現(xiàn)的結構包括運算模塊1(100)、N-1次移位寄存器(101)、運算模塊2(110)、組合邏輯模塊(111)和減法器(000)。
2、 如權利要求l所述的結構中的各個存儲單元，在工作開始前需要進行初 始化，全部設置為0。
3、 如權利要求1所述的運算模塊1 (100)包含一個運算裝置，此運算裝置 由若干個線性反饋移位寄存器(LFSR)、 一些寄存器和由異或門祖成的組合電路 構成，對串行輸入數(shù)據(jù)依次進行多項式運算，此運算裝置共包括R個寄存器。
4、 如權利要求1所述的運算模塊1 (100)的輸出有兩種情況， 一種是所需 要的結果是N個數(shù)據(jù)經(jīng)過N次運算得出的N個輸出，或者是N個輸出中的M 個，M<=N，這種情況下多項式運算裝置的輸出端最多需要連接N-1個移位寄存 器，當需要的結果是N個輸出的后M個時，多項式運算裝置的輸出端需要連接 M-l個移位寄存器，并將多項式運算裝置的輸出與移位寄存器中的M-l個數(shù)組 成的M位數(shù)據(jù)A輸送給減法器；另一種情況是所需要的結果是多項式運算裝置 的最終狀態(tài)，這時不需要另外的移位寄存器，直接輸出所需要的M個狀態(tài)組成 的M位數(shù)據(jù)A，輸送給減法器。
5、 如權利要求1所述的N-l次移位寄存器(101)，對串行輸入數(shù)據(jù)進行 N-l次移位后，輸送給運算模塊2 (110)。
6、 如權利要求1所述的運算模塊2(110)中的運算裝置與運算模塊1 (100) 中的運算裝置完全相同，它對來自N-1次移位寄存器(101)的數(shù)據(jù)進行多項式 運算，運算模塊2 (110)提供影響運算模塊l (100)運算的初始狀態(tài)，并將此 初始狀態(tài)輸送給組合邏輯模塊(111)，即將R個寄存器的輸出狀態(tài)B輸送給組 合邏輯模塊(111)。
7、 如權利要求1所述的組合邏輯模塊(111)對初始狀態(tài)對運算模塊1 (100) 造成的影響進行計算，即將來自運算模塊2 (110)的數(shù)據(jù)B進行邏輯運算，并 將結果C輸送給減法器(000)。
8、 如權利要求1所述的減法器(OOO)，用于消除初始狀態(tài)對運算模塊1(100) 運算的影響，它有兩個輸入，分別來自運算模塊l (100)的數(shù)據(jù)A和組合邏輯 模塊(111)的數(shù)據(jù)C，減法器(000)對兩個輸入進行多項式減法運算，即做異 或運算，得出的結果為最后的輸出。
全文摘要
本發(fā)明公開一種對順序移動窗口中數(shù)據(jù)序列進行多項式運算的方法。該方法實現(xiàn)的結構包括運算模塊1(100)、N次移位寄存器(101)、運算模塊2(110)、組合邏輯模塊(111)和減法器(000)，如圖所示。對于一串行數(shù)據(jù)，假設有一個大小為N的窗口，開始時窗口里的數(shù)據(jù)序列是第1位到第N位數(shù)組成的N位連續(xù)數(shù)據(jù)。工作開始后，輸入N位數(shù)據(jù)，得到窗口中的N位數(shù)據(jù)經(jīng)過運算后得到的有效輸出，窗口順序移動一位，窗口里的數(shù)據(jù)序列是第2位到第N+1位數(shù)組成的N位連續(xù)數(shù)據(jù)，再輸入一位，得到窗口中的N數(shù)據(jù)經(jīng)過運算后得到的有效輸出，……，這樣實現(xiàn)了對順序移動窗口中數(shù)據(jù)序列進行多項式運算。
文檔編號G06F5/06GK101354640SQ20081011950
公開日2009年1月28日 申請日期2008年9月2日 優(yōu)先權日2008年9月2日
發(fā)明者晏國晟, 李占才, 慧 韓 申請人:北京九方中實電子科技有限責任公司