專利名稱：可編程邏輯器件的仿真控制方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及控制技術(shù)，特別涉及一種可編程邏輯器件的仿真控制方法和 一種可編程邏輯器件的仿真控制系統(tǒng)。
背景技術(shù)：
可編程邏輯器件可以實現(xiàn)各種電路結(jié)構(gòu)，為了確?；诳删幊踢壿嬈骷?實現(xiàn)的電路結(jié)構(gòu)的可行性和可靠性，通常需要利用仿真應用程序?qū)ζ溥M行仿 真。
即可得到被仿真電路在布局布線前的網(wǎng)表；然后，仿真應用程序即可針對被 仿真電路的網(wǎng)表4丸行仿真。
被仿真電路的網(wǎng)表是由各種標準單元構(gòu)成的，由各種標準單元分別表示
被仿真電路中例如D觸發(fā)器(DFF)、與門、非門等各邏輯元器件，因此，
元的功能及不同類型設(shè)置參數(shù)，從而在仿真過程中考慮到各標準單元的邏輯 功能及傳輸延時等元器件特性，使得仿真結(jié)果更逼近于被仿真電路的真實運 行狀態(tài)。
此外，為了在仿真過程中控制各標準單元的邏輯跳變，還需要引入 SCAN技術(shù)建立掃描(SCAN)時鐘模型，并由SCAN時鐘模型在仿真過程 中作為外部時鐘源，產(chǎn)生SCAN時鐘信號并輸入至被仿真電路中的各標準單 元。其中，SCAN技術(shù)是一種較為成熟的測試技術(shù)，在本文中不再贅述。
實際應用中，為了保證SCAN時鐘模型產(chǎn)生的SCAN時鐘信號能夠同 時到達被仿真電路中的各標準單元，以保證仿真結(jié)果的準確性，需要禁止仿假設(shè)被仿真電路是由級聯(lián)的DFF1和DFF2構(gòu)成的寄存器，DFF1的D 端為該寄存器的輸入端，DFF1的Q端連接至DFF2的D端，DFF2的Q端
為該寄存器的輸出端。
參見圖1和圖2，在DFF1和DFF2均接收時鐘信號l( SCAN時鐘信號)， DFF1的D端輸入信號在時鐘信號1的第n個時鐘跳變?yōu)榈碗娖?，在時鐘信 號1的第n+l個時鐘周期上升沿時，DFF1會采集到低電平并使其Q端跳變 為低電平。
由于時鐘信號1會同時到達DFF1和DFF2，因此，在仿真應用程序仿 真DFF2采樣時，會設(shè)置DFF2的D端在DFF2在時鐘信號1的第n+2個時 鐘周期上升沿，才會采集到DFF1的Q端輸出的低電平并使其Q端跳變?yōu)?低電平，即DFF1的Q端跳變、DFF2的Q端跳變依次發(fā)生在時鐘信號1的 連續(xù)兩個上升沿，這種跳變方式是正確的。
設(shè)置參數(shù)的方式，雖然能夠保證SCAN時鐘信號能夠同時到達被仿真電路中 的各標準單元，但在某些特殊情況下會存在如下問題
仍假設(shè)被仿真電路是由級聯(lián)的DFF1和DFF2構(gòu)成的寄存器，DFF1的D 端為該寄存器的輸入端，DFF1的Q端連接至DFF2的D端，DFF2的Q端 為該寄存器的輸出端。
參見圖3和圖4,在DFF1接收時鐘信號2 ( SCAN時鐘信號經(jīng)如三角 形所示的一個其他標準單元延遲后的時鐘信號)、DFF2接收時鐘信號3 (SCAN時鐘信號經(jīng)如三角形所示的三個其他標準單元延遲后的時鐘信 號)，DFF1的D端輸入信號在時鐘信號2的第n個時鐘周期跳變?yōu)榈碗娖剑?DFF1則會在時鐘信號2的第n+l個時鐘周期采集到低電平并使其Q端跳變 為低電平。
在圖3中，雖然時鐘信號3經(jīng)過的其他標準單元多于時鐘信號2,但由 于仿真應用程序未從標準單元庫中導入任何標準單元的延時設(shè)置參數(shù)，因此，在仿真過程中，時鐘信號3和時鐘信號2的實際傳輸并未受到其他標準 單元的延時，即時鐘信號3實際到達DFF2的時間與時鐘信號1實際到達 DFF1的時間相同。
但仿真應用程序是否導入標準單元的延時設(shè)置參數(shù)，僅僅決定仿真過程 中的信號傳輸過程是否真正存在延時，在仿真應用程序仿真DFF2采樣時， 仍然會設(shè)置時鐘信號3與時鐘信號2不同步，從而會設(shè)置時鐘信號3的第 n+l個時鐘周期上升延遲于時鐘信號2的第n+l個時鐘周期(如圖4中時鐘 信號3的虛線部分所示)，使得時鐘信號3的第n+l個時鐘周期上升到來時， DFF1的Q端已經(jīng)跳變?yōu)閊f氐電平，DFF2在時鐘信號3的第n+l個時鐘周期 上升沿就會采集到低電平(如圖4中對應時鐘信號3的虛線部分的點劃線所 示)、并使其Q端跳變?yōu)?氐電平，即DFF1的Q端跳變、DFF2的Q端跳變 會在時鐘信號2和時鐘信號3的第n+l個時鐘周期同時發(fā)生。
而實際上，由于時鐘信號3實際到達DFF2的時間與時鐘信號1實際到 達DFF1的時間相同，因而DFF2在時鐘信號3的第n+l個時鐘周期上升沿 應當采集到DFF1的Q端在時鐘信號2的第n個時鐘周期內(nèi)的高電平。
可見，在現(xiàn)有仿真過程中，不論時鐘信號的真實延遲是否為0，仿真應 用程序在仿真觸發(fā)器采樣時均會設(shè)置不同傳輸路徑時鐘信號不同步，從而使 得被仿真電路中級聯(lián)觸發(fā)器之間的數(shù)據(jù)輸出與采樣時機不匹配，因而可能會 導致采錯數(shù)據(jù)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供了一種可編程邏輯器件的仿真控制方法和一種可 編程邏輯器件的仿真控制系統(tǒng)，能夠避免被仿真電路中級聯(lián)觸發(fā)器之間采錯數(shù)據(jù)。
本發(fā)明提供的一種可編程邏輯器件的仿真控制方法，包括 導通仿真應用程序與標準單元庫、且允許仿真應用程序從標準單元庫中 導入標準單元的延時設(shè)置參數(shù)，并將標準單元庫中除觸發(fā)器之外的其他所有標準單元的延時設(shè)置參數(shù)刪除；
觸發(fā)仿真應用程序執(zhí)行仿真、并在仿真過程中僅導入標準單元庫中觸發(fā) 器這一種標準單元的延時設(shè)置參數(shù)。
包括將仿真應用程序提供的可視化界面中，表示所有標準單元的延時設(shè)置 參數(shù)均為0的選項去除。
包括通過仿真應用程序提供的命令輸入窗口輸入控制命令，將表示所有標 準單元的延時設(shè)置參數(shù)均為0的選項去除。
所述表示所有標準單元的延時設(shè)置參數(shù)均為0的選項為延時為零模式 delay—mode—zero選項。
本發(fā)明提供的 一 種可編程邏輯器件的仿真控制系統(tǒng)，包括
仿真應用程序，用于對被仿真電路執(zhí)行仿真；
標準單元庫，用于存儲各種標準單元的功能及各類型設(shè)置參數(shù)，所述各 類型設(shè)置參數(shù)中延時設(shè)置參數(shù)僅包括觸發(fā)器的延時設(shè)置參數(shù)；
控制接口，用于導通仿真應用程序與標準單元庫、且允許仿真應用程序 從標準單元庫中導入標準單元的延時設(shè)置參數(shù)；
仿真觸發(fā)器，用于觸發(fā)仿真應用程序執(zhí)行仿真、并在仿真過程中導入標 準單元庫中標準單元的延時設(shè)置參數(shù)。
所述仿真應用程序具有可視化界面，在該可視化界面中將表示所有標準 單元的延時設(shè)置參數(shù)均為0的選項被去除后，控制接口允許仿真應用程序從 標準單元庫中僅導入觸發(fā)器這一種標準單元的延時設(shè)置參數(shù)。
所述仿真應用程序具有命令輸入窗口 ，在該命令輸入窗口輸入了控制命 令并將所述仿真應用程序表示所有標準單元的延時設(shè)置參數(shù)均為0的選項
置參數(shù)。
所述表示所有標準單元的延時設(shè)置參數(shù)均為0的選項為延時為零模式delay—mode—zero選項。
由上述技術(shù)方案可見，本發(fā)明首先導通仿真應用程序與標準單元庫，使 得仿真應用程序能夠從標準單元庫中導入標準單元的延時設(shè)置參數(shù)，然后觸 發(fā)仿真應用程序在仿真過程中僅導入觸發(fā)器這一種標準單元的延時設(shè)置參 數(shù)。由于仿真應用程序僅導入觸發(fā)器延時設(shè)置參數(shù)，使得被仿真電路中傳輸 至各觸發(fā)器的時鐘信號傳輸路徑的真實延時均為0,因而能夠保證經(jīng)不同傳 輸路徑到達各觸發(fā)器的時鐘信號同步；雖然仿真應用程序在仿真觸發(fā)器采樣 時仍會設(shè)置經(jīng)不同傳輸路徑的時鐘信號不同步，但由于仿真應用程序?qū)肓?觸發(fā)器延時設(shè)置參數(shù)，因而每個觸發(fā)器用于其他觸發(fā)器標準單元采樣的數(shù)據(jù) 輸出存在真實的延時，匹配了仿真應用程序所設(shè)置的不同步，從而匹配了級 聯(lián)觸發(fā)器之間的數(shù)據(jù)輸出與采樣時機，進而避免了采錯數(shù)據(jù)。


圖1為基于可編程邏輯器件實現(xiàn)的一種D觸發(fā)器電路結(jié)構(gòu)示意圖。 圖2為現(xiàn)有仿真過程對如圖1所示的D觸發(fā)器電路的波形示意圖。 圖3為基于可編程邏輯器件實現(xiàn)的另一種D觸發(fā)器電路結(jié)構(gòu)示意圖。 圖4為現(xiàn)有仿真過程對如圖3所示的D觸發(fā)器電路的波形示意圖。 圖5為本發(fā)明實施例中仿真控制方法的流程示意圖。 圖6為基于本發(fā)明實施例中仿真控制方法對如圖3所示的D觸發(fā)器電 路的波形示意圖。
圖7為本發(fā)明實施例中仿真控制系統(tǒng)的結(jié)構(gòu)示意圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉 實施例，對本發(fā)明進一步詳細說明。
圖5為本發(fā)明實施例中仿真控制方法的流程示意圖。如圖5所示，本實 施例中的仿真控制方法包括如下步驟步驟501，導通仿真應用程序與標準單元庫，且允許仿真應用程序從標
準單元庫中導入標準單元的延時設(shè)置參數(shù)。
實際應用中，仿真應用程序可提供一可視化界面，這樣，在本步驟中， 可以將仿真應用程序提供的可視化界面中表示所有標準單元的延時設(shè)置參
數(shù)均為0的選項去除；仿真應用程序通常還能夠提供一操作平臺命令輸入窗 口，這樣，在本步驟中，還可以通過該操作平臺命令輸入窗口輸入控制命令， 以去除表示所有標準單元的延時設(shè)置參數(shù)均為0的選項。
其中，對于不同版本的仿真應用程序來說，表示所有標準單元的延時設(shè) 置參數(shù)均為0的選項可能互不相同。以NC Verilog仿真應用程序為例，例 如表示所有標準單元的延時設(shè)置參數(shù)均為0的選項為延時為零模式 (delay—mode_zero )選項。
標準單元的延時設(shè)置參數(shù)。
步驟502，將標準單元庫中除觸發(fā)器之外的其他所有標準單元的延時設(shè)
置參數(shù)刪除。
本步驟中，可以通過向現(xiàn)有任一種文件編輯器發(fā)送控制指令、以利用該 文件編輯器刪除標準單元庫文件中除觸發(fā)器之外的其他所有標準單元的延 時設(shè)置參數(shù)。當然，實際應用中也可以手工執(zhí)行刪除。
實際應用中，本步驟也可以在步驟501之前執(zhí)行。
步驟503,觸發(fā)仿真應用程序執(zhí)行仿真、并在仿真過程中導入延時設(shè)置 參數(shù)時僅導入標準單元庫中觸發(fā)器這一種標準單元的延時設(shè)置參數(shù)。
當然，仿真應用程序還可以在仿真過程中，從標準單元庫中導入標準單 元的功能及其他設(shè)置參數(shù)。
至此，本流禾呈結(jié)束。
由上述流程可見，本發(fā)明中的仿真控制方法首先導通仿真應用程序與標 準單元庫，使得仿真應用程序能夠從標準單元庫中導入標準單元的延時設(shè)置 參數(shù)，然后觸發(fā)仿真應用程序在仿真過程中僅導入觸發(fā)器這一種標準單元的延時設(shè)置參數(shù)。由于仿真應用程序僅導入觸發(fā)器延時設(shè)置參數(shù)，使得被仿真 電路傳輸至各觸發(fā)器的時鐘信號傳輸路徑的真實延時均為0,因而能夠保證 經(jīng)不同傳輸路徑到達各觸發(fā)器的時鐘信號同步；雖然仿真應用程序在仿真觸 發(fā)器采樣時仍會設(shè)置經(jīng)不同傳輸路徑(被仿真電路在布局布線前的網(wǎng)表中的 傳輸路徑)的時鐘信號不同步，但由于仿真應用程序?qū)肓擞|發(fā)器延時設(shè)置 參數(shù)，因而每個觸發(fā)器用于其他觸發(fā)器標準單元采樣的數(shù)據(jù)輸出存在真實的 延時，匹配了仿真應用程序所設(shè)置的不同步，從而匹配了級聯(lián)觸發(fā)器之間的 數(shù)據(jù)輸出與采樣時機，進而避免了采錯數(shù)據(jù)。
以下，以觸發(fā)器為DFF為例，舉一實例進行詳細說明
仍^支設(shè)被仿真電^各是由級聯(lián)的DFF1和DFF2構(gòu)成的寄存器，DFF1的D 端為該寄存器的輸入端，DFF1的Q端連接至DFF2的D端，DFF2的Q端 為該寄存器的輸出端。
在仿真過程中，仿真應用程序基于預設(shè)的作為外部時鐘源模型的SCAN 時鐘模型執(zhí)行仿真，導入、且僅導入標準單元庫中DFF的延時設(shè)置參數(shù)。
參見圖3和圖6，在DFF1接收時鐘信號2(SCAN時鐘模型產(chǎn)生的SCAN 時鐘信號經(jīng)如三角形所示的一個其他標準單元延遲后的時鐘信號)、DFF2 接收時鐘信號3 ( SCAN時鐘信號經(jīng)如三角形所示的三個其他標準單元延遲 后的時鐘信號)，DFF1的D端輸入信號在時鐘信號2的第n個時鐘周期跳 變?yōu)榈碗娖剑珼FF1則會在時鐘信號2的第n+l個時鐘周期采集到低電平并 使其Q端跳變?yōu)閖氐電平。
在圖3中，雖然時鐘信號3經(jīng)過的其他標準單元多于時鐘信號2，但由 于仿真應用程序未從標準單元庫中導入任何標準單元的延時設(shè)置參數(shù)，因 此，在仿真過程中，時鐘信號3和時鐘信號2的實際傳輸并未受到其他標準 單元的延時，即時鐘信號3實際到達DFF2的時間與時鐘信號1實際到達 DFF1的時間相同。
雖然仿真應用程序在仿真DFF2采樣時，仍然會設(shè)置時鐘信號3與時鐘 信號2不同步，從而設(shè)置時鐘信號3的第n+l個時鐘周期上升延遲于時鐘信號2的第n+l個時鐘周期(如圖6中時鐘信號3的虛線部分所示)，但由于 仿真應用程序?qū)肓?DFF的延時設(shè)置參數(shù)，因此，DFF1的Q端在時鐘信號 2的第n+l個時鐘周期跳變的低電平會延遲輸出(如圖6中DFFl的Q端對 應的虛線部分所示)、即延遲到達DFF2的D端，且只要DFF的延時設(shè)置 參數(shù)滿足該低電平到達DFF2的延遲時間，大于等于仿真應用程序所設(shè)置的 時鐘信號3到達DFF2的時間與時鐘信號2到達DFFl的時間之差，則DFF2 在被仿真應用程序所延遲的時鐘信號3的第n+2個時鐘周期上升沿，才會采 樣到DFFl的Q端在時鐘信號2的第n+l個時鐘周期跳變的低電平(如圖6 中對應時鐘信號3的虛線部分的點劃線所示)，即DFFl的Q端i 兆變、DFF2 的Q端跳變不會在時鐘信號2和時鐘信號3的第n+l個時鐘周期同時發(fā)生。 圖7為本發(fā)明實施例中仿真控制系統(tǒng)的結(jié)構(gòu)示意圖。如圖7所示，本實 施例中的仿真控制系統(tǒng)包括仿真應用程序、標準單元庫、控制接口和仿真 觸發(fā)器。
仿真應用程序，用于對被仿真電蹈4丸行仿真。
標準單元庫，用于存儲各種標準單元的功能、延時設(shè)置參數(shù)以及其他各 類型設(shè)置參數(shù)，且各類型設(shè)置參數(shù)中的延時設(shè)置參數(shù)，僅包括觸發(fā)器這一種 標準單元的延時設(shè)置參數(shù)。
控制接口，用于導通仿真應用程序與標準單元庫，且允許仿真應用程序 從標準單元庫中導入標準單元的延時設(shè)置參數(shù)。其中，控制接口可以為仿真 應用程序的軟件接口 。
實際應用中，仿真應用程序可能會具有可視化界面，這種情況下，在該 可視化界面中將表示所有標準單元的延時設(shè)置參數(shù)均為0的選項被去除后， 控制接口即會允許仿真應用程序從標準單元庫中導入標準單元的延時設(shè)置 參數(shù)。
實際應用中，仿真應用程序還可能具有命令輸入窗口 ，這種情況下，在
的延時設(shè)置參數(shù)均為0的選項去除后，控制接口即會允許仿真應用程序從標準單元庫中導入標準單元的延時設(shè)置參數(shù)。
其中，對于不同版本的仿真應用程序來說，表示所有標準單元的延時設(shè)
置參數(shù)均為0的選項可能互不相同。以NC Verilog仿真應用程序為例，例 如表示所有標準單元的延時設(shè)置參數(shù)均為0的選項為delay—mode—zero選項。
仿真觸發(fā)器，用于觸發(fā)仿真應用程序執(zhí)行仿真、并在仿真過程中導入延 時設(shè)置參數(shù)時僅導入標準單元庫中觸發(fā)器這一種標準單元的延時設(shè)置參數(shù)。 當然，仿真應用程序還可以在仿真過程中，從標準單元庫中導入各標準單元 的功能及其他設(shè)置參數(shù)。
由此可見，本發(fā)明中的仿真控制系統(tǒng)由控制接口導通仿真應用程序與標 準單元庫，使得仿真應用程序能夠從標準單元庫中導入標準單元的延時設(shè)置 參數(shù)；由仿真觸發(fā)器觸發(fā)仿真應用程序在仿真過程中僅導入觸發(fā)器這一種標 準單元的延時設(shè)置參數(shù)。由于仿真應用程序僅導入觸發(fā)器延時設(shè)置參數(shù)，使 得被仿真電路傳輸至各觸發(fā)器的時鐘信號傳輸路徑的真實延時均為0，因而 仍能夠保證經(jīng)不同傳輸路徑到達各觸發(fā)器的時鐘信號能夠同步；雖然仿真應 用程序在仿真觸發(fā)器采樣時仍會設(shè)置經(jīng)不同傳輸路徑(被仿真電路在布局布 線前的網(wǎng)表中的傳輸路徑)的時鐘信號不同步，但由于仿真應用程序?qū)肓?觸發(fā)器延時設(shè)置參數(shù)，因而每個觸發(fā)器用于其他觸發(fā)器標準單元采樣的數(shù)據(jù) 輸出存在真實的延時，匹配了仿真應用程序所設(shè)置的不同步，從而匹配了級 聯(lián)觸發(fā)器之間的數(shù)據(jù)輸出與采樣時機，進而避免了采錯數(shù)據(jù)。
以上所述僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范 圍。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換以及改進等， 均應包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1、一種可編程邏輯器件的仿真控制方法，其特征在于，該方法包括導通仿真應用程序與標準單元庫、且允許仿真應用程序從標準單元庫中導入標準單元的延時設(shè)置參數(shù)，并將標準單元庫中除觸發(fā)器之外的其他所有標準單元的延時設(shè)置參數(shù)刪除；觸發(fā)仿真應用程序執(zhí)行仿真、并在仿真過程中僅導入標準單元庫中觸發(fā)器這一種標準單元的延時設(shè)置參數(shù)。
2、 如權(quán)利要求1所述的仿真控制方法，其特征在于，所述允許仿真應 用程序從標準單元庫中導入標準單元的延時設(shè)置參數(shù)包括將仿真應用程序 提供的可視化界面中，表示所有標準單元的延時設(shè)置參數(shù)均為0的選項去 除。
3、 如權(quán)利要求1所述的仿真控制方法，其特征在于，所述允許仿真應 用程序從標準單元庫中導入標準單元的延時設(shè)置參數(shù)包括通過仿真應用程 序提供的命令輸入窗口輸入控制命令，將表示所有標準單元的延時設(shè)置參數(shù) 均為0的選項去除。
4、 如權(quán)利要求2或3所述的仿真控制方法，其特征在于，所述表示所 有標準單元的延時設(shè)置參數(shù)均為0的選項為延時為零模式delay—mode—zero 選項。
5、 一種可編程邏輯器件的仿真控制系統(tǒng)，其特征在于，該仿真控制系 統(tǒng)包括仿真應用程序，用于對被仿真電路執(zhí)行仿真；標準單元庫，用于存儲各種標準單元的功能及各類型設(shè)置參數(shù)，所述各 類型設(shè)置參數(shù)中延時設(shè)置參數(shù)僅包括觸發(fā)器的延時設(shè)置參數(shù)；控制接口，用于導通仿真應用程序與標準單元庫、且允許仿真應用程序 從標準單元庫中導入標準單元的延時設(shè)置參數(shù)；仿真觸發(fā)器，用于觸發(fā)仿真應用程序執(zhí)行仿真、并在仿真過程中僅導入標準單元庫中觸發(fā)器這一種標準單元的延時設(shè)置參數(shù)。
6、 如權(quán)利要求5所述的仿真控制系統(tǒng)，其特征在于，所述仿真應用程 序具有可視化界面，在該可視化界面中將表示所有標準單元的延時設(shè)置參數(shù) 均為0的選項被去除后，控制4妻口允許仿真應用程序從標準單元庫中導入標 準單元的延時設(shè)置參數(shù)。
7、 如權(quán)利要求5所述的仿真控制系統(tǒng)，其特征在于，所述仿真應用程 序具有命令輸入窗口 ，在該命令輸入窗口輸入了控制命令并將所述仿真應用 程序表示所有標準單元的延時設(shè)置參數(shù)均為0的選項去除后，控制接口允許
8、 如權(quán)利要求6或7所述的仿真控制系統(tǒng)，其特征在于，所述表示所 有標準單元的延時設(shè)置參數(shù)均為0的選項為延時為零模式delay—mode—zero選項。
全文摘要
本發(fā)明公開了一種可編程邏輯器件的仿真控制方法及系統(tǒng)。本發(fā)明導通仿真應用程序與標準單元庫，然后觸發(fā)仿真應用程序在仿真過程中僅導入觸發(fā)器延時設(shè)置參數(shù)。由于仿真應用程序僅導入觸發(fā)器延時設(shè)置參數(shù)，因而能夠保證經(jīng)不同傳輸路徑到達各觸發(fā)器的時鐘信號同步；雖然仿真應用程序在仿真觸發(fā)器采樣時仍會設(shè)置經(jīng)不同傳輸路徑的時鐘信號不同步，但由于仿真應用程序?qū)肓擞|發(fā)器延時設(shè)置參數(shù)，因而每個觸發(fā)器用于其他觸發(fā)器標準單元采樣的數(shù)據(jù)輸出存在真實的延時，匹配了仿真應用程序所設(shè)置的不同步，從而匹配了級聯(lián)觸發(fā)器之間的數(shù)據(jù)輸出與采樣時機，進而避免了采錯數(shù)據(jù)。
文檔編號G06F17/50GK101303709SQ200810115930
公開日2008年11月12日 申請日期2008年6月30日 優(yōu)先權(quán)日2008年6月30日
發(fā)明者品 呂 申請人:北京中星微電子有限公司