專利名稱：應用于原子力顯微鏡的數(shù)據(jù)采集處理系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種數(shù)據(jù)采集與處理的系統(tǒng)，更特別地說，是指一種應用于原子力顯 微鏡的數(shù)據(jù)釆集處理系統(tǒng)。
背景技術：
隨著納米技術的飛速發(fā)展，掃描隧道顯微鏡(STM)和原子力顯微鏡(AFM) 等超高分辨率的顯微分析儀器已經(jīng)成為納米科技工作者不可缺少的重要工具。原子力 顯微鏡利用在一柔性懸臂梁上的很細的探針接近被測表面，當被測表面做橫向掃描 時，表面高低起伏變化改變了表面和探針的間距，從而改變了兩者間的相互作用力一 _原子力，通過縱向移動針尖或樣品，保持恒定的原子力來測量表面輪廓，分辨率可 達納米量級。原子力顯微鏡不僅可給出樣品表面微觀形貌的直觀的三維結構信息，而 且可探測樣品表面或界面在納米尺度上表現(xiàn)出來的物理、化學性質(zhì)，如樣品的表面硬 度、粘彈性(粘附力)、摩擦學性質(zhì)、磁疇分布及表面電荷等。在生物學、醫(yī)學等領 域也有著廣泛的應用，可用于細胞、生物大分子等的研究與觀測。原子力顯微鏡自發(fā) 明以來，已發(fā)展成為一種成熟的實驗用表面分析儀器，廣泛用于材料表面微觀形貌分 析，生命科學等領域。
原子力顯微鏡主要包括如下部分原子力顯微鏡探頭及其前置信號檢測放大電 路、三維掃描器及其髙壓驅(qū)動電路、原子力顯微鏡主控制單元(包括數(shù)據(jù)采集處理單 元、反饋控制單元、數(shù)據(jù)傳輸單元)，數(shù)據(jù)顯示單元(一般為PC機)。
現(xiàn)有原子力顯微鏡的數(shù)據(jù)采集、模擬量輸出部分，包括三類第一類釆用模擬 電子技術，釆用模擬器件完成信號的運算和PID控制，其缺點為體積大、能耗高、 參數(shù)固定或只可以在很小范圍內(nèi)調(diào)節(jié)，在無人操作情況下無法正常工作。第二類采用 個人電腦(PC)加數(shù)據(jù)釆集卡的模式，其缺點為釆用個人電腦體積龐大，功耗高， 數(shù)據(jù)采集速度低(小于lOOK/次)掃描成像速度較慢。第三類采用專用數(shù)字信號處 理器，實現(xiàn)全數(shù)字化控制，其缺點為系統(tǒng)全部才莫塊(部件)均為定制，成本非常高， 技術升級困難。發(fā) 明 內(nèi) 容
本發(fā)明的目的是提供一種具有高集成度、小體積、超低功耗、高靈敏度、高精度、 低噪音、工作頻率寬、動態(tài)響應快的應用于特殊環(huán)境(太空)原子力顯微鏡的數(shù)據(jù)采 集處理系統(tǒng)。本發(fā)明不僅是構成特殊環(huán)境原子力顯微鏡數(shù)據(jù)通道的核心部件，用于顯 微成像工作，而且也適用于掃描探針顯微鏡家族其它類型顯微鏡的信號檢測分析。
是一種應用于原子力顯微鏡的數(shù)據(jù)釆集處理系統(tǒng)，包括有PC— 104總線、FPGA 處理器、數(shù)據(jù)采集單元、模擬量輸出單元、正弦波發(fā)生單元；在本發(fā)明中，數(shù)據(jù)釆集 處理系統(tǒng)中電信號的連接以FPGA處理器為主導進行說明
(A) FPGA處理器通過PC- 104總線與原子力顯微鏡的主控單元實現(xiàn)信息交
互；
(B) FPGA處理器接收數(shù)據(jù)采集單元采集到的檢測信息；
(C) FPGA處理器對采集到的檢測信息進行數(shù)字低通濾波和降采樣處理后經(jīng)PC -104總線輸出給原子力顯微鏡的主控單元；
(D) FPGA處理器接收原子力顯微鏡的主控單元輸出的模擬量控制指令4v，
并啟動模擬量輸出單元；
(E) FPGA處理器接收原子力顯微鏡的主控單元輸出的正弦波頻率控制指令 并啟動正弦波輸出單元；
(F) FPGA處理器接收原子力顯微鏡的主控單元輸出的正弦波幅度控制指令 ，并控制正弦波輸出單元中的幅度調(diào)整電路調(diào)整輸出幅度；
(G) FPGA處理器對接收的原子力顯微鏡的探頭部分輸出的檢測信息/w進行 數(shù)字鑒相，并將鑒相后的相位信息^輸出給原子力顯微鏡的主控單元。
所述數(shù)據(jù)采集單元由多路復用選通電路、電平轉(zhuǎn)換電路、抗混疊低通濾波電路、 A/D釆集電路組成；多路復用選通電路用于(A)接收原子力顯微鏡探頭部分輸出的 檢測信息/w， (B)依據(jù)FPGA的選通指令A選通通道，(C)根據(jù)(B)步的選通指 令向電平轉(zhuǎn)換電路輸出被選通通道的檢測信息/ ，被選通道檢測信息/ 是檢測信息 /w中的其中一路；被選通道檢測信息/ 經(jīng)電平轉(zhuǎn)換電路、抗混疊低通濾波電路、A/D 采集電路后輸出數(shù)字量尸 給FPGA處理器。所述的數(shù)據(jù)采集單元采用串行式A/D轉(zhuǎn) 換芯片LTC2355-14,單通道速率最高為3，000，000次/秒，多通道釆集速率大于 1,00，000次/秒。
所述模擬量輸出單元由D/A輸出電路和電壓放大電路組成，D/A輸出電路對接 收的模擬量控制指令進行數(shù)模轉(zhuǎn)換后輸出給電壓放大電路，電壓放大電路用于實
現(xiàn)與原子力顯微鏡的掃描驅(qū)動模塊的電壓匹配。所述的模擬量輸出單元包括四個獨立 的模擬量輸出通道，釆用串行輸入D/A芯片AD5545， D/A建立時間小于1 ps 。所述正弦波發(fā)生單元由DDFS頻率輸出電路、第一電壓放大電路、幅度調(diào)整放 大電路、第二電壓放大電路組成，DDFS頻率輸出電路用于產(chǎn)生所需頻率的正弦波 信號，經(jīng)第一電壓放大電路、幅度調(diào)整電路調(diào)整幅度、第二電壓放大電路后輸出給原 子力顯微鏡探頭部分。所述的正弦波發(fā)生單元的頻率輸出范圍為1 Hz l MHz,頻 率分辨率優(yōu)于1 Hz，輸出幅度0 2V程控可調(diào)。
本發(fā)明的區(qū)別在于(1)現(xiàn)有商品化的原子力顯微鏡，其數(shù)據(jù)采集部分、模擬 量輸出部分、數(shù)字頻率合成部分和相位檢測部分均為獨立t莫塊，體積大、能耗高、速 度慢。本發(fā)明將其整合為一個多功能高速數(shù)據(jù)采集處理系統(tǒng)，釆用PC—104總線尺 寸，極大地縮小了其體積、能耗。(2)本發(fā)明采用工業(yè)通用標準PC—104總線結構， 模塊化設計，可以配合市場上銷售的各種商用型PC—104主板，技術升級簡單，成 本低，采用全數(shù)字化控制，掃描方式靈活，可實現(xiàn)高速成像。(3)本發(fā)明利用FPGA 芯片控制采集，采用數(shù)字濾波技術和降采樣技術，使其單通道采集速度達到 3,000,000次/秒，多通道采集速度大于l，OOO，OOO次/秒，滿足了高速掃描的需求。 本發(fā)明利用FPGA控制相位檢測，采用數(shù)字鑒相技術，可以在探針一個振動周期內(nèi) 檢測出相位差，每次相位檢測時間小于5ps ,相位檢測精度優(yōu)于0.5。，線性工作范 圍可達0 36CT 。


圖1是本發(fā)明數(shù)據(jù)采集處理系統(tǒng)的結構框圖。
圖2是本發(fā)明正弦波發(fā)生單元的電路原理圖。
圖3A、圖3B是本發(fā)明模擬輸出單元的電路原理圖。
圖4A、圖4B是本發(fā)明數(shù)據(jù)采集單元的電路原理圖。
圖5是本發(fā)明PC—104總線的地址線、數(shù)據(jù)線、控制線管腳的連接圖。
圖6是本發(fā)明PFGA芯片的地址線、數(shù)據(jù)線、控制線管腳的連接圖。
具體實施例方式
下面將結合附圖對本發(fā)明做進一步的詳細說明。
參見圖1所示，本發(fā)明是一種應用于原子力顯微鏡的數(shù)據(jù)采集處理系統(tǒng)，包括有 PC—104總線、FPGA處理器、數(shù)據(jù)采集單元、模擬量輸出單元、正弦波發(fā)生單元； 在本發(fā)明中，數(shù)據(jù)采集處理系統(tǒng)中電信號的連接以FPGA處理器為主導進行說明
(A) FPGA處理器通過PC—104總線與原子力顯微鏡的主控單元實現(xiàn)信息交
互；(B) FPGA處理器接收數(shù)據(jù)采集單元采集到的檢測信息；
(C) FPGA處理器對采集到的檢測信息進行數(shù)字低通濾波和降采樣處理后經(jīng)PC —104總線輸出給原子力顯微鏡的主控單元；
(D) FPGA處理器接收原子力顯微鏡的主控單元輸出的模擬量控制指令4^，
并啟動模擬量輸出單元；
(E) FPGA處理器接收原子力顯微鏡的主控單元輸出的正弦波頻率控制指令 5W，并啟動正弦波輸出單元；
(F) FPGA處理器接收原子力顯微鏡的主控單元輸出的正弦波幅度控制指令 Cw，并控制正弦波輸出單元中的幅度調(diào)整電路調(diào)整輸出幅度；
(G) FPGA處理器對接收的原子力顯微鏡的探頭部分輸出的檢測信息^進行 數(shù)字鑒相，并將鑒相后的相位信息-輸出給原子力顯微鏡的主控單元。
所述數(shù)據(jù)采集單元由多路復用選通電路、電平轉(zhuǎn)換電路、抗混疊低通濾波電路、 A/D采集電路組成；多路復用選通電路用于(A)接收原子力顯微鏡探頭部分輸出的 檢測信息/w， (B)依據(jù)FPGA的分發(fā)指令巧選通通道，(C)根據(jù)(B)步的選通向 電平轉(zhuǎn)換電路輸出被選通通道的檢測信息/ ,被選通道檢測信息/ 是檢測信息^中 的其中一路；被選通道檢測信息/ 經(jīng)電平轉(zhuǎn)換電路、抗混疊低通濾波器、A/D采集 電路后輸出數(shù)字量《的被選通道檢測信息A給FPGA處理器；所述的數(shù)據(jù)釆集單元 采用串行式A/D轉(zhuǎn)換芯片LTC2355-14，單通道速率最高為3,000,000次/秒，多 通道釆集速率大于l，OO，OOO次/秒。利用FPGA控制相位檢測，采用數(shù)字鑒相技術， 每次相位檢測時間小于5ps ，相位檢測精度優(yōu)于0.5° ，線性工作范圍為0~360° 。
所述模擬量輸出單元由D/A輸出電路和阻抗匹配放大電路組成，D/A輸出電路 對接收的模擬量控制指令4進行數(shù)模轉(zhuǎn)換后輸出給阻抗匹配放大電路，阻抗匹配放 大電路用于實現(xiàn)與原子力顯微鏡的髙壓驅(qū)動模塊的匹配；所述的+莫擬量輸出單元包括 四個獨立的模擬量輸出通道，采用串行輸入D/A芯片AD5545， D/A建立時間小 于1|XS 。
所述正弦波發(fā)生單元由DDFS頻率輸出電路、第一電壓放大電路、幅度調(diào)整放 大電路、第二電壓放大電路組成，DDFS頻率輸出電路用于產(chǎn)生所需頻率的正弦波 信號，經(jīng)第一電壓放大電路、幅度調(diào)整電路調(diào)整幅度、第二電壓放大電路后輸出給原 子力顯微鏡探頭部分。所述的正弦波發(fā)生單元的頻率輸出范圍為1 Hz 1 MHz，頻 率分辨率優(yōu)于lHz，輸出幅度0 2V程控可調(diào)。
10本發(fā)明應用于原子力顯微鏡的數(shù)據(jù)采集處理系統(tǒng)的硬件電路的連接為 參見圖5、圖6所示，PC-104總線E2 (PC104AB芯片)的(IO根地址線) A31、 A30、 A29、 A28、 A27、 A26、 A25、 A14、 A13、 A12分另U與FPGA芯片 El的79、 80、 81、 135、 136、 137、 138、 140、 141、 142連接；
PC-104總線E2的(16根數(shù)據(jù)線)A9、 A8、 A7、 A6、 A5、 A4、 A3、 A2、 Cll、 C12、 C13、 C14、 C15、 C16、 C17、 C18分別與FPGA芯片El的102、 101、 100、 99、 98、 97、 96、 95、 92、 91、 90、 89、 88、 87、 86、 83連接； PC-104總線E2的(17根控制線)D17、 Dl、 D2、 Al、 AlO、 All、 Cl、 B2、 Bll、 B12、 B13、 B14、 B20、 B27、 B28、 C9、 C10分別與FPGA芯片El的 120、 121、 130、 110、 111、 112、 131、 143、 114、 113、 117、 116、 55、 119、 82、 133、 132連接j
參見圖4A、圖4B所示，數(shù)據(jù)采集單元的電路中多路復用選通芯片U27 (ADG1408芯片)的4、 5、 6、 7、 12、 11管腳，多路復用選通芯片U28(ADG1408 芯片)的4、 5、 6、 12、 ll管腳，多路復用選通芯片U29 (ADG1408芯片)的4、 5、 6、 7管腳與原子力顯微鏡的探頭部分連接，作為數(shù)據(jù)信息的輸入端；
三個多路復用選通芯片U27、 U28、 U29的電源輸入端13接+12V模擬電源。 三個多路復用選通芯片U27、 U28、 U29的電源輸入端3接-12V模擬電源。三個 多路復用選通芯片U27、 U28、 U29的使能端2接+3.3V模擬電源。多路復用選通 芯片U28的輸出端8接U27和U29的輸入端9。多路復用選通芯片U27、多路復 用選通芯片U29的控制端1、 16、 15分別接FPGA芯片El的21、 22、 23。多 路復用選通芯片U28的控制端1、 16、 15分別接FPGA芯片E1的18、 19、 20。 多路復用選通芯片U27的輸出端8分別接入運算放大器U19的同向輸入端3。多路 復用選通芯片U29的輸出端8分別接入運算放大器U21的同向輸入端3。運算放大 器U19 (OP1177芯片)的反向輸入端2與輸出端6通過電阻R45連通。運算放 大器U21 (OP1177芯片)的反向輸入端2與輸出端6通過電阻R57連通。運算 放大器U19、運算放大器U21的電源輸入端7接+12V模擬電源。運算放大器U19、 運算放大器U21的電源輸入端4接-12V模擬電源。運算放大器U19輸出端6與運 算放大器U20 (OP1177芯片)的反向輸入端2通過電阻R49連通。運算放大器U21輸出端6與運算放大器U22 (OP1177芯片)的反向輸入端2通過電阻R59 連通。運算放大器U20的反向輸入端2與輸出端6通過電阻R46連通。運算放大 器U22的反向輸入端2與輸出端6通過電阻R58連通。運算放大器U20、運算放 大器U22的電源輸入端7接+12V模擬電源。運算放大器U20、運算放大器U22 的電源輸入端4接-12V模擬電源。運算放大器U20的同向輸入端3通過電阻R51 與模擬地連接。運算放大器U20的同向輸入端3通過電阻R50與參考電壓源連接。 運算放大器U22的同向輸入端3通過電阻R61與模擬地連接。運算放大器U22的 同向輸入端3通過電阻R60與參考電壓源連接。運算放大器U20的輸出端6通過 模擬低通濾波網(wǎng)絡R52、 C39、 R53、 C40與A/D轉(zhuǎn)換器U30的信號同向輸入端 1相連。運算放大器U22的輸出端6通過模擬低通濾波網(wǎng)絡R54、 C43、 R55、 C44 與A/D轉(zhuǎn)換器U31 (LTC2355—14芯片)的信號同向輸入端1相連。A/D轉(zhuǎn)換 器U30、 A/D轉(zhuǎn)換器U31的信號反向輸入端2接模擬地。A/D轉(zhuǎn)換器U30、 A/D 轉(zhuǎn)換器U31的電源輸入端7接模擬+3.3V電源。A/D轉(zhuǎn)換器U30、 A/D轉(zhuǎn)換器 U31的參考電壓端3接參考電壓源。A/D轉(zhuǎn)換器U30 (LTC2355—14芯片)的參 考電壓端3通過電容C41、 C42與模擬地連接。A/D轉(zhuǎn)換器U31的參考電壓端3 通過電容CM5、 C46與模擬地連接。A/D轉(zhuǎn)換器U30的控制信號端8、 9、 10分 別連接FPGA芯片E1 (EPF10K20芯片)的26、 29、 28。 A/D轉(zhuǎn)換器U31的控 制信號端8、 9、 IO分別連接FPGA芯片EI的27、 29、 28。 參見圖2所示，正弦波發(fā)生單元電路圖
DDFS芯片U26 (AD9834芯片)的控制端9、 10、 13、 14、 15分別連接 FPGA芯片El的43、 44、 48、 47、 46。 DDFS芯片U26的模擬電源輸入端4 接+3.3V模擬電源。DDFS芯片U26的數(shù)字電源輸入端4接+3.3V數(shù)字電源。DDFS 芯片U26的控制端11、 12分別通過電阻R34、 R35接+3.3V數(shù)字電源。DDFS芯 片U26的管腳1通過電容C32接模擬地。DDFS芯片U26的管腳1通過電阻 R26接模擬地。DDFS芯片U26的管腳2通過電容C31接模擬地。DDFS芯片 U26的管腳3通過電容C35接+3.3V模擬電源。DDFS芯片U26的管腳20通 過電容C33接模擬地。DDFS芯片U26的管腳20通過電阻R27接模擬地。DDFS 芯片U26的管腳91通過電容C34接模擬地。DDFS芯片U26的管腳19通過電阻R28接模擬地。DDFS芯片U26的管腳17通過電阻R32接U26的管腳19。 DDFS芯片U26的管腳17通過電容C38接模擬地。DDFS芯片U26的輸出端 19接運算放大器U10 (OP26芯片)的同向輸入端3。運算放大器U10的反向輸入 端2通過電阻R31接模擬地。運算放大器U10的反向輸入端2與輸出端6連接電 阻R25。運算放大器UIO電源輸入端7接+5V模擬電源。運算放大器U10電源輸 入端5接-5V模擬電源。運算放大器U10輸出端6接D/A轉(zhuǎn)換器U24的參考電壓 輸入端2。 D/A轉(zhuǎn)換器U24 (AD5545芯片)的控制端9、 10、 ll分別接FPGA 芯片E1的70、 72、 41。 D/A轉(zhuǎn)換器U24的管腳14、 15、 16分別接FPGA芯 片E1的67、 68、 69。 D/A轉(zhuǎn)換器U24的輸出端3接運算放大器U15的反向輸 入端2。 D/A轉(zhuǎn)換器U2A的輸出端1接運算放大器U15 (OP1177芯片)的輸出 端6。運算放大器U15的電源輸入端7接+5V模擬電源。運算放大器U15的電源 輸入端4接-5V模擬電源。運算放大器U15的正向輸入端3接模擬地。運算放大器 U15的輸出端6通過電阻R43接U16 (OP1177芯片)的反向輸入端2。運算放 大器U16的反向輸入端2通過電阻R39接U10的輸出端6。運算放大器U16的反 向輸入端2通過電阻R40接U16的輸出端6。運算放大器U16的輸出端6輸出最 后的正弦波信號。
參見圖3A、圖3B所示，模擬量輸出單元電路圖
D/A轉(zhuǎn)換器U23 (AD5545芯片)的控制端9、 10、 ll分別接FPGA芯片 El的30、 31、 32。 U23的管腳13、 14接+5V模擬電源。U23的管腳15、 16 分別接接FPGA芯片El的33、 36。 U23的管腳1接運算放大器Ul 1的管腳6。 U23的管腳2、 7接+12V模擬電源。U23的管腳3接運算放大器U11的管腳3。 U23的管腳4、 5接模擬地。U23的管腳6接運算放大器U8 (OP1177芯片)的 管腳2。 U23的管腳8接U8的管腳6。 U8、 Ull的管腳7接+12V模擬電源。U8、 Ull (OP1177芯片)的管腳4接-12V模擬電源。
U8、 Ul 1的管腳3接模擬地。U8的輸出6通過電阻R24接運算放大器U9的 管腳2。 U9的管腳2通過電阻R23接U9的管腳6。 U9的管腳2通過電阻R22 接+15V模擬電源。Ul 1的管腳6通過電阻R33接運算放大器U12(OPl 177芯片) 的管腳2。 U12的管腳2通過電阻R30接U12的管腳6。 U12的管腳2通過電阻R29接+15V模擬電源。U9、 U12的管腳3接模擬地。U9、 U12的管腳7接+12V 模擬電源。U9、 U12的管腳4接-12V模擬電源。U25的控制端9、 10、 11分別 接FPGA芯片El的30、 39、 38。 U25的管腳13、 14接+5V模擬電源。U25的 管腳15、 16分別接接FPGA芯片El的33、 36。 U25的管腳1接運算放大器U17 的管腳6。 U25的管腳2、 7接+12V模擬電源。U25的管腳3接運算放大器U17 的管腳3。 U25的管腳4、 5接模擬地。U25的管腳6接運算放大器U13的管腳2。 U25的管腳8接運算放大器U13的管腳6。 U13、 U17的管腳7接+12V模擬電源。 U13、 U17的管腳4接-12V模擬電源。U13、 U17的管腳3接模擬地。U13的輸 出6通過電阻R38接運算放大器U14的管腳2。 U14的管腳2通過電阻R37接運 算放大器U14的管腳6。 U14的管腳2通過電阻R36接+l5V模擬電源。運算放大 器U17的管腳6通過電阻R44接運算放大器U18的管腳2。 U18的管腳2通過電 阻R42接U18的管腳6。 U18的管腳2通過電阻R41接+15V模擬電源。U14、 U18的管腳3接模擬地。U14、 U18的管腳7接+12V模擬電源。U14、 U18的管 腳4接-12V模擬電源。
下面對本發(fā)明的硬件設計進行說明
(一) 多路復用選通電路 多路復用選通電路用于接收原子力顯微鏡探頭檢測到的多種信號，各種信號的電
平范圍、頻率、極性都不相同。因此需要選擇款工作范圍、低選通電阻、通頻帶寬的 多路選通電路，同時還要考慮到低功耗的要求。因此在此選用了 3片Analog Devices 公司生產(chǎn)的ADG1408多路復用選通芯片級聯(lián)作為多路復用選通電路。ADG1408 選通電阻小于0.5Q、輸入電壓范圍土15V、通頻帶寬、典型功耗小于0.03pW。完 全滿足本系統(tǒng)的要求。同時，選通控制接口兼容3V邏輯電平，與FPGAI/0端口 可以直接連接，省去了接口電平轉(zhuǎn)換芯片，因此在本系統(tǒng)中選用ADG1408作為多 路復用選通電路。
(二) 電平轉(zhuǎn)換電路
由于通過多路復用選通電路傳來的原子力顯微鏡探頭檢測到的多種信號的電平 范圍各不相同，后面的A/D釆集電路只能接收正電平信號，因此需將多路復用選通 電路傳入的信號進行電平轉(zhuǎn)換。電平轉(zhuǎn)換電路的性能直接影響數(shù)據(jù)釆集單元的性能。 Analog Devices公司生產(chǎn)的OP1177具有低噪音(8"r/D 、低輸入偏置電流(< 2nA)、低功耗的優(yōu)點。因此在此選用OP1177構成電平轉(zhuǎn)換電路。(三) 抗混疊低通濾波器 根據(jù)采樣定理可知在對信號進行釆樣時，當采樣頻率X低于信號有效頻率,的2
倍時將會出現(xiàn)頻率的混疊畸變，為了避免混疊畸變，選擇符合采樣定理要求的采樣頻 率，但實際上的信號譜并不是矩形截止的，同時由于時域有限，高頻分量不可避免，
所以在處理信號之前常用抗混疊濾波器來抑制大于y;/2的信號頻率?？够殳B濾波器 是一個低通濾波器。通常釆用的是模擬式的低通濾波器。由于原子力顯微鏡探頭檢測
信號的實際最高頻率約為lMHz， A/D采集電路的最高采樣頻率為5MHz，綜合考 慮上述兩個頻率范圍，為減小范圍外的噪音信號對A/D采集的影響，采用了電阻電 容網(wǎng)絡組成了 2階低通濾波器構成lMHz的低通濾波器。
(四) A/D轉(zhuǎn)換器及其與FPGA的接口設計
為進行數(shù)字信號處理，須將測得的模擬信號轉(zhuǎn)換為數(shù)字信號，為此需要選用合 適的A/D轉(zhuǎn)換器，串行式A/D轉(zhuǎn)換器和并行式A/D轉(zhuǎn)換器之間的重要差別在于需 要的連接線束。從節(jié)省空間的角度來看，串行式A/D轉(zhuǎn)換芯片有明顯的優(yōu)點。它減 少了器件的弓l腳數(shù)目，節(jié)省了印刷電路板的空間。在本系統(tǒng)中釆用了凌力爾特公司的 14位串行式A/D轉(zhuǎn)換器LTC2355-14。 LTC2355-14用單一 3.3V電源工作，在 最高轉(zhuǎn)換率時僅消耗18mW功率，采用10引腳MSOP封裝。LTC2355-14的逐 次逼近寄存器(SAR)架構使得該器件成為一個低功率ADC，并具有卓越的AC規(guī) 格。LTC2355-14的-60dB共模抑制比允許用戶消除共模噪聲。該ADC未進行轉(zhuǎn) 換時，功耗在打盹模式可降至4mW，而內(nèi)部2.5V基準仍然保持有效，在所有內(nèi)部 電路都斷電的休眠模式功耗可降至13pW 。
A/D轉(zhuǎn)換器U30、 U31 LTC2355-14的工作原理是每次A/D轉(zhuǎn)換時。外部 FPGA在SCK管腳輸入串行時鐘，并通過SDO管腳輸入命令字來啟動A/D轉(zhuǎn)換。 LTC2355-14的控制管腳CONV、 SDO、時鐘管腳SCK都直接與FPGA芯片 EPF10K20TC144的IO管腳相連接，利用FPGA強大的可編程能力產(chǎn)生控制A/D 轉(zhuǎn)換器的各種信號。
(五) D/A輸出電路
考慮到功耗和速度要求，本系統(tǒng)D/A部分采用串行輸入D/A芯片AD5545。 AD5545的工作原理如下，其中，SDI管腳接受的串行數(shù)據(jù)中的Al和A0位表示通道信息。CLK信號作為時鐘信號同步數(shù)據(jù)輸入，其頻率大小決定了D/A轉(zhuǎn)換速度。 片選信號CS的作用是，當CS為高電平時，阻止由SDI引腳輸入的數(shù)據(jù)進入 AD5545的移位寄存器，在CS信號由低變高后，AD5545將輸入的串行數(shù)據(jù)發(fā)送 至自身的輸入寄存器。LDAC的作用為，當LDAC為低電平時，將輸入寄存器中的 數(shù)據(jù)發(fā)送至內(nèi)部DAC寄存器。
(六) 阻抗匹配放大器
由于D/A輸出電路所用芯片AD5545為電流輸出D/A,而模擬量輸出單元最 終輸出信號接入原子力顯微鏡掃描器高壓驅(qū)動電路。原子力顯微鏡掃描器高壓驅(qū)動電 路要求輸入信號為低阻抗電壓型信號。因此在D/A輸出電路與原子力顯微鏡掃描器 高壓驅(qū)動電路之間需要阻抗匹配放大器作為銜接。在此利用8片Analog Devices公 司生產(chǎn)的低噪音(8""D、低輸入偏置電流(<2nA)、低功耗元算放大器OP1177 組成阻抗匹配放大器，完成電流信號轉(zhuǎn)變?yōu)殡妷盒盘?、電壓信號的幅度放大調(diào)整的功 能。
(七) 正弦波發(fā)生電路 正弦波發(fā)生單元用于輸出頻率、幅度穩(wěn)定可調(diào)的正弦波信號驅(qū)動原子力顯微鏡探
頭部分微傳感器。要求DDFS頻寧輸出電路能夠輸出頻率范圍在0 lMHz、頻率 分辨率為lHz、頻率穩(wěn)定度優(yōu)于1Hz的正弦波信號?；谝陨系闹笜?，在此選用了 Analog Devices公司生產(chǎn)的DDS芯片AD9834。 AD9834最高的工作頻率為 50MHz ，在驅(qū)動頻率為5MHz時，輸出頻率范圍為0~2.5MHz ,頻率分辨率、頻 率穩(wěn)定度均優(yōu)于0.5Hz,完全滿足本系統(tǒng)的要求。同時，AD9834釆用串行輸入， 整個芯片只有20個管腳，采用TSSOP封裝，節(jié)省了印刷電路板的空間。
(八) 第一級電壓放大電路和第二級電壓放大電路 第一級電壓放大器釆用Analog Devices公司生產(chǎn)的OP27用于將正弦波發(fā)生
電路輸出的頻率信號進行初步的放大后接入幅度調(diào)整電路。第二級電壓放大器采用 Analog Devices公司生產(chǎn)的OP 1177。
(九) 幅度調(diào)整電路
幅度調(diào)整電路用于將第一級電壓放大器輸出的正弦波信號進行幅度調(diào)整，調(diào)整到 所需的工作幅度。在此利用了一片串行輸入、16比特電流輸出型D/A芯片。在此，利用了 D/A芯片的一種特殊的用途。將第一級電壓放大器輸出的正弦波信號輸入 D/A芯片的參考電壓輸入管腳，利用D/A芯片中的可編程電阻網(wǎng)絡完成幅度調(diào)整工作。
(十)FPGA芯片的選擇
作為應用于特殊環(huán)境原子力顯微鏡的數(shù)據(jù)采集分析處理系統(tǒng)的核心控制單元， 它的選擇將決定整個系統(tǒng)的性能和各項指標。一般來說核心控制單元主要選擇有兩個 CPLD和FPGA。 CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序 邏輯。在本應用中，由于要完成各種串行芯片的時序控制和數(shù)字低通濾波、降采樣等 數(shù)字控制算法，因此FPGA更適合?？紤]到功耗、性能、和價格等各種因素，選擇 了 ALTRA公司生產(chǎn)的低功耗FPGA EPF匿20。 EPF10K20具有約20000個邏 輯門、102個可編程I/O 口 ，運算能力強大，standby模式下工作電流小于0.5mA 。 可以完成本系統(tǒng)所需的所有功能，并且留有一定的邏輯門資源余量，為今后對各種數(shù) 字算法進行升級改進留有余量。
(十一)PC-104總線
PC-104總線承擔著應用于原子力顯微鏡的多功能高速數(shù)據(jù)釆集處理系統(tǒng)與原 子力顯微鏡的主控制單元通訊的重要功能，它的性能直接影響原子力顯微鏡的整體性 能，是原子力顯微鏡整個系統(tǒng)的核心數(shù)據(jù)通道。它的數(shù)據(jù)通訊速度直接決定了原子力 顯微鏡的掃描速度，它的擴展性決定了原子力顯微:鏡功能的可擴展性。因此，需要選 擇結構穩(wěn)定、數(shù)據(jù)傳輸率高、具有良好的可擴展性的總線形式?；谏鲜隹紤]，在本 系統(tǒng)中，選擇了PC-104總線。PC-104是一種專門為嵌入式控制而定義的工業(yè)控 制總線。PC-104實質(zhì)上就是一種緊湊型的IEEE-P996，其信號定義和PC/AT基 本一致，但電氣和機械規(guī)范卻完全不同，是一種優(yōu)化的、小型、堆棧式結構的嵌入式 控制系統(tǒng)，現(xiàn)在巳經(jīng)廣泛的用于嵌入式控制系統(tǒng)中，具有優(yōu)良的性能。
本發(fā)明的應用于原子力顯微鏡的多功能高速數(shù)據(jù)采集處理系統(tǒng)的技術指標為 數(shù)據(jù)采集單元
A/D芯片位數(shù)14位
單通道采集，最高為3，000，000次/秒，多通道輪換采集，不低于l，OOO，OOO
次/秒。模擬量輸入范圍±10V 模擬量輸出單元
D/A芯片位數(shù)16位
4通道同時輸出，D/A建立時間小于1 ps 。
模擬輸出范圍±10V 正弦波發(fā)生單元
輸出波形正弦波+方波(與正弦波同頻同相)
頻率范圍1 Hz~l MHz
頻率分辨率1Hz
頻率穩(wěn)定度優(yōu)于0.5Hz
輸出幅度正弦波0 2V禾呈控可調(diào)，方波為固定幅度輸出。
數(shù)字移相和數(shù)字鑒相單元
數(shù)字移相相位移動范圍0 180。，步進小于r 。 數(shù)字鑒相范圍0~360° ，精度優(yōu)于0.5° 。
權利要求
1、一種應用于原子力顯微鏡的數(shù)據(jù)采集處理系統(tǒng)，包括有總線接口、FPGA處理器芯片，該數(shù)據(jù)采集處理系統(tǒng)采用總線接口建立FPGA處理器芯片與原子力顯微鏡的主控制單元連接，其特征在于還包括數(shù)據(jù)采集單元、模擬量輸出單元、正弦波發(fā)生單元；所述總線接口選取PC-104總線；各單元的電信號連接為(A)FPGA處理器通過PC-104總線與原子力顯微鏡的主控制單元實現(xiàn)信息交互；(B)FPGA處理器接收數(shù)據(jù)采集單元采集到的檢測信息；(C)FPGA處理器對采集到的檢測信息進行數(shù)字低通濾波和降采樣處理后經(jīng)PC-104總線輸出給原子力顯微鏡的主控單元；(D)FPGA處理器接收原子力顯微鏡的主控制單元輸出的模擬量控制指令AN，并啟動模擬量輸出單元；(E)FPGA處理器接收原子力顯微鏡的主控制單元輸出的正弦波頻率控制指令BN，并啟動正弦波輸出單元；(F)FPGA處理器接收原子力顯微鏡的主控制單元輸出的正弦波幅度控制指令CN，并控制正弦波輸出單元中的幅度調(diào)整電路調(diào)整輸出幅度；(G)FPGA處理器對接收的原子力顯微鏡的探頭部分輸出的檢測信息fN進行數(shù)字鑒相，并將鑒相后的相位信息φ輸出給原子力顯微鏡的主控制單元。
2、 根據(jù)權利要求l所述的數(shù)據(jù)釆集處理系統(tǒng)，其特征在于所述數(shù)據(jù)采集單元由多 路復用選通電路、電平轉(zhuǎn)換電路、抗混疊低通濾波電路、a/d采集電路組成；多路復用選通電路用于(a)接收原子力顯微鏡採頭部分輸出的檢測信息y;， (b)依據(jù)fpga的選通指令巧選通通道，(c)根據(jù)(b)步的選通指令向電平轉(zhuǎn)換電 路輸出被選通通道的檢測信息/ ,被選通道檢測信息/"是檢測信息^中的其中 一路；被選通道檢測信息/ 經(jīng)電平轉(zhuǎn)換電路、抗混疊低通濾波電路、a/d采集電 路后輸出數(shù)字量《給fpga處理器。
3、 根據(jù)權利要求2所述的數(shù)據(jù)采集處理系統(tǒng)，其特征在于所述的數(shù)據(jù)采集單元采用 串行式a/d轉(zhuǎn)換芯片ltc2355-14，單通道速率最高為3,000,000次/秒，多 通道采集速率大于1，00，000次/秒。
4、 根據(jù)權利要求1所述的數(shù)據(jù)采集處理系統(tǒng)，其特征在于所述禾莫擬量輸出單元由 d/a輸出電路和電壓放大電路組成，d/a輸出電路對接收的模擬量控制指令進行數(shù)模轉(zhuǎn)換后輸出給電壓放大電路，電壓放大電路用于實現(xiàn)與原子力顯微鏡的 掃描驅(qū)動+莫塊的電壓匹配。
5、 根據(jù)權利要求4所述的數(shù)據(jù)采集處理系統(tǒng)，其特征在于所述的模擬量輸出單元 包括四個獨立的模擬量輸出通道，釆用串行輸入D/A芯片AD5545, D/A建立 時間小于1W 。
6、 根據(jù)權利要求1所述的數(shù)據(jù)采集處理系統(tǒng)，其特征在于所述正弦波發(fā)生單元由 DDFS頻率輸出電路、第一電壓放大電路、幅度調(diào)整放大電路、第二電壓放大電 路組成，DDFS頻率輸出電路用于產(chǎn)生所需頻率的正弦波信號，經(jīng)第一電壓放大 電路、幅度調(diào)整電路調(diào)整幅度、第二電壓放大電路后輸出給原子力顯微鏡探頭部 分。
7、 根據(jù)權利要求5所述的數(shù)據(jù)釆集處理系統(tǒng)，其特征在于所述的正弦波發(fā)生單元的 頻率輸出范圍為1 Hz 1 MHz，頻率分辨率優(yōu)于1 Hz， 1T出幅度0 2V程控可調(diào)。
8、 根據(jù)權利要求1所述的數(shù)據(jù)采集處理系統(tǒng)，其特征在于利用FPGA控制相位檢 測，采用數(shù)字鑒相技術，每次相位檢測時間小于5ps，相位檢測精度優(yōu)于0.5。， 線性工作范圍為0 360° 。
9、 根據(jù)權利要求1所述的數(shù)據(jù)釆集處理系統(tǒng)，其特征在于PFGA處理器芯片選取 EPF10K20型號芯片、多路復用選通芯片選取ADG1408型號芯片、運算放大 器選取OP1177型號芯片、A/D轉(zhuǎn)換器選取AD5545芯片、波發(fā)生器選取 AD9834芯片；各芯片的電路連接為PC-104總線E2的A31、 A30、 A29、 A28、 A27、 A26、 A25、 A14、 A13、 A12分另ij與FPGA芯片El的79、 80、 81、 135、 136、 137、 138、 140、 141、 142連接；PC-104總線E2的A9、 A8、 A7、 A6、 A5、 A4、 A3、 A2、 Cll、 C12、 C13、 C14、 C15、 C16、 C17、 C18分另[J與FPGA芯片El的102、 101、 100、 99、 98、 97、 96、 95、 92、 91、 90、 89、 88、 87、 86、 83連接；PC-104總線E2的D17、 Dl、 D2、 Al、 AIO、 All、 Cl、 B2、 Bll、 B12、 B13、 B14、 B20、 B27、 B28、 C9、 C10分另!j與FPGA芯片El的120、 121、 130、 110、 111、 112、 131、 143、 114、 113、 117、 116、 55、 119、 82、 133、 132連接；多路復用選通芯片 U27的4、 5、 6、 7、 12、 11管腳，多路復用選通芯片U28的4、 5、 6、 12、 11管腳，多路復用選通芯片U29的4、 5、 6、 7管腳與原子力顯微鏡的探頭部 分連接，作為數(shù)據(jù)信息的輸入端；三個多路復用選通芯片U27、 U28、 U29的電 源輸入端13接+12V模擬電源；三個多路復用選通芯片U27、 U28、 U29的電 源輸入端3接-12V模擬電源；三個多路復用選通芯片U27、 U28、 U29的使能 端2接+3.3V模擬電源；多路復用選通芯片U28的輸出端8接U27和U29的 輸入端9;多路復用選通芯片U27、多路復用選通芯片U29的控制端1、 16、15分別接FPGA芯片El的21、 22、 23;多路復用選通芯片U28的控制端1、 16、 15分別接FPGA芯片E1的18、 19、 20;多路復用選通芯片U27的輸出 端8分別接入運算放大器U19的同向輸入端3;多路復用選通芯片U29的輸出 端8分別接入運算放大器U21的同向輸入端3;運算放大器U19的反向輸入端 2與輸出端6通過電阻R45連通；運算放大器U21的反向輸入端2與輸出端6 通過電阻R57連通;運算放大器U19、運算放大器U21的電源輸入端7接+12V 模擬電源;運算放大器U19 、運算放大器U21的電源輸入端4接-12V模擬電源； 運算放大器U19輸出端6與運算放大器U20的反向輸入端2通過電阻R49連 通；運算放大器U21輸出端6與運算放大器U22的反向輸入端2通過電阻R59 連通；運算放大器U20的反向輸入端2與輸出端6通過電阻R46連通；運算放 大器U22的反向輸入端2與輸出端6通過電阻R58連通；運算放大器U20、運 算放大器U22的電源輸入端7接+12V模擬電源；運算放大器U20、運算放大 器U22的電源輸入端4接-12V模擬電源；運算放大器U20的同向輸入端3通 過電阻R51與模擬地連接;運算放大器U20的同向輸入端3通過電阻R50與參 考電壓源連接；運算放大器U22的同向輸入端3通過電阻R61與模擬地連接； 運算放大器U22的同向輸入端3通過電阻R60與參考電壓源連接；運算放大器 U20的輸出端6通過模擬低通濾波網(wǎng)絡R52、 C39、 R53、 C40與A/D轉(zhuǎn)換器 U30的信號同向輸入端1相連；運算放大器U22的輸出端6通過模擬低通濾波 網(wǎng)絡R54、 C43、 R55、 C44與A/D轉(zhuǎn)換器U31的信號同向輸入端1相連； A/D轉(zhuǎn)換器U30、 A/D轉(zhuǎn)換器U31的信號反向輸入端2接模擬地；A/D轉(zhuǎn)換 器U30、 A/D轉(zhuǎn)換器U31的電源輸入端7接模擬+3.3V電源;A/D轉(zhuǎn)換器U30、 A/D轉(zhuǎn)換器U31的參考電壓端3接參考電壓源；A/D轉(zhuǎn)換器U30的參考電壓 端3通過電容C41、 C42與模擬地連接；A/D轉(zhuǎn)換器U31的參考電壓端3通過 電容C45、 C46與模擬地連接；A/D轉(zhuǎn)換器U30的控制信號端8、 9、 10分別 連接FPGA芯片El的26、 29、 28; A/D轉(zhuǎn)換器U31的控制信號端8、 9、 10 分別連接FPGA芯片El的27、 29、 28; DDFS芯片U26的控制端9、 10、 13、 14、 15分別連接FPGA芯片El的43、 44、 48、 47、 46; DDFS芯片 U26的模擬電源輸入端4接+3.3V模擬電源；DDFS芯片U26的數(shù)字電源輸入 端4接+3.3V數(shù)字電源；DDFS芯片U26的控制端11、 12分別通過電阻R34、 R35接+3.3V數(shù)字電源；DDFS芯片U26的管腳1通過電容C32接模擬地； DDFS芯片U26的管腳1通過電阻R26接模擬地；DDFS芯片U26的管腳 2通過電容C31接模擬地；DDFS芯片U26的管腳3通過電容C35接+3.3V 模擬電源；DDFS芯片U26的管腳20通過電容C33接，莫擬地；DDFS芯片頁U26的管腳20通過電阻R27接模擬地；DDFS芯片U26的管腳91通過電 容C34接模擬地；DDFS芯片U26的管腳19通過電阻R28接模擬地；DDFS 芯片U26的管腳17通過電阻R32接U26的管腳19; DDFS芯片U26的管 腳17通過電容C38接模擬地；DDFS芯片U26的輸出端19接運算放大器 U10的同向輸入端3;運算放大器U10的反向輸入端2通過電阻R31接模擬地； 運算放大器U10的反向輸入端2與輸出端6連接電阻R25;運算放大器U10電 源輸入端7接+5V模擬電源；運算放大器U10電源輸入端5接-5V模擬電源； 運算放大器U10輸出端6接D/A轉(zhuǎn)換器U24的參考電壓輸入端2; D/A轉(zhuǎn)換 器U24的控制端9、 10、 ll分別接FPGA芯片El的70、 72、 41; D/A轉(zhuǎn)換 器U24的管腳14、 15、 16分別接FPGA芯片El的67、 68、 69; D/A轉(zhuǎn)換 器U24的輸出端3接運算放大器U15的反向輸入端2; D/A轉(zhuǎn)換器U24的輸 出端1接運算放大器U15的輸出端6;運算放大器U15的電源輸入端7接+5V 模擬電源；運算放大器U15的電源輸入端4接-5V模擬電源；運算放大器U15 的正向輸入端3接模擬地；運算放大器U15的輸出端6通過電阻R43接U16 的反向輸入端2;運算放大器U16的反向輸入端2通過電阻R39接UIO的輸出 端6;運算放大器U16的反向輸入端2通過電阻R40接U16的輸出端6;運算 放大器U16的輸出端6輸出最后的正弦波信號；D/A轉(zhuǎn)換器U23的控制端9、 10、 11分別接FPGA芯片El的30、 31、 32; U23的管腳13、 14接+5V模 擬電源；U23的管腳15、 16分別接接FPGA芯片El的33、 36; U23的管腳 l接運算放大器Ull的管腳6; U23的管腳2、 7接+12V模擬電源；U23的管 腳3接運算放大器Ull的管腳3; U23的管腳4、 5接模擬地；U23的管腳6 接運算放大器U8的管腳2; U23的管腳8接U8的管腳6; U8、 U11的管腳7 接+12V模擬電源；U8、 Ull的管腳4接-12V模擬電源；U8、 Ull的管腳3 接模擬地；U8的輸出6通過電阻R24接運算放大器U9的管腳2; U9的管腳2 通過電阻R23接U9的管腳6; U9的管腳2通過電阻R22接+12V模擬電源； Ull的管腳6通過電阻R33接運算放大器U12的管腳2; U12的管腳2通過 電阻R30接U12的管腳6; U12的管腳2通過電阻R29接+12V模擬電源； U9、 U12的管腳3接模擬地；U9、 U12的管腳7接+12V模擬電源；U9、 U12 的管腳4接-12V模擬電源；U25的控制端9、 10、 11分別接FPGA芯片El 的30、 39、 38; U25的管腳13、 14接+5V模擬電源；U25的管腳15、 16 分別接接FPGA芯片El的33、36;U25的管腳1接運算放大器U17的管腳6; U25的管腳2、7接+12V模擬電源;U25的管腳3接運算放大器U17的管腳3; U25的管腳4、 5接模擬地；U25的管腳6接運算放大器U13的管腳2; U25的管腳8接運算放大器U13的管腳6; U13、 U17的管腳7接+12V模擬電源； U13、 U17的管腳4接-12V模擬電源；U13、 U17的管腳3接模擬地；U13 的輸出6通過電阻R38接運算放大器U14的管腳2; U14的管腳2通過電阻 R37接運算放大器U14的管腳6; U14的管腳2通過電阻R36接+12V模擬電 源；運算放大器U17的管腳6通過電阻R44接運算放大器U18的管腳2; U18 的管腳2通過電阻R42接U18的管腳6; U18的管腳2通過電阻R41接+12V 模擬電源；U14、 U18的管腳3接模擬地；U14、 U18的管腳7接+12V模擬電 源；U14、 U18的管腳4接-12V模擬電源。
全文摘要
本發(fā)明公開了一種應用于原子力顯微鏡的數(shù)據(jù)采集處理系統(tǒng)，包括有PC-104總線、FPGA處理器、數(shù)據(jù)采集單元、模擬量輸出單元、正弦波發(fā)生單元。本發(fā)明利用FPGA控制采集，采用數(shù)字濾波技術和降采樣技術，使其單通道采集速度達到3,000,000次/秒，多通道采集速度大于1,000,000次/秒，滿足了高速掃描的需求；利用FPGA控制模擬量輸出，實現(xiàn)四通道獨立模擬量輸出，模擬量輸出速度高于1,000,000次/秒；利用FPGA控制相位檢測，采用數(shù)字鑒相技術，可以在探針一個振動周期內(nèi)檢測出相位差，每次相位檢測時間小于5μs，相位檢測精度優(yōu)于0.5°，線性工作范圍可達0～360°。
文檔編號G06F19/00GK101308080SQ200810114759
公開日2008年11月19日 申請日期2008年6月12日 優(yōu)先權日2008年6月12日
發(fā)明者華寶成, 姚駿恩, 淵 李, 錢建強 申請人:北京航空航天大學