專利名稱：時鐘切換電路的制作方法
技術領域：
本實用新型涉及一種時鐘切換電路，尤其是涉及一種無毛刺時鐘切換電路。
背景技術：
普通的數據選擇器電路雖然能夠完成對輸入時鐘信號的切換，但是由于輸入 時鐘頻率的差異，以及選擇控制信號的非同步，很容易在切換的過程中造成時鐘 信號有毛刺或者相鄰跳變沿之間的距離遠小于時鐘的半周期。這個不穩(wěn)定的時鐘 切換過程容易造成誤觸發(fā)事件，并且會影響到電路的穩(wěn)定性。發(fā)明內容本實用新型的目的在于克服現有技術之不足，提供一種無毛刺的時鐘切換電路。本實用新型的上述目的由以下技術方案實現如圖1所示，三級同步電路級聯，數據選擇信號SEL連接同步電路一的輸入端，當需要切換時鐘時，SEL信號 變化一次電平，在數據選擇器輸出的時鐘信號CLK3的有效邊沿同步觸發(fā)下，三 級同步電路同步傳遞數據選擇信號SEL，即SEL信號分別經過CLK3的一、二、 三個有效邊沿傳遞到SEL1、 SEL2和SEL3。門控電路的三個輸入端分別來自同步 電路一的輸出端SEL1、同步電路三的輸出端SEL3和數據選擇器的輸出時鐘信號 CLK3經延時電路后的時鐘信號CLK4。在同步電路一的輸出端SEL1的跳變時刻到 同步電路三輸出端SEL3的跳變時刻之間，門控電路禁止延時電路輸出的時鐘信 號CLK4輸出，門控電路的輸出為無毛刺的時鐘信號CLK5。數據選擇器的輸入至 少有兩路時鐘輸入信號CLK,同步選通電路的輸入是選擇編碼輸入信號SELO，在 數據選擇器輸出的時鐘信號CLK3的有效邊沿同步觸發(fā)下，輸出到數據選擇器的 控制端S,用于控制選擇輸入的時鐘信號CLK中的一路輸出aK3，選擇編碼輸入 信號SEL0的路數的編碼組合數應大于或等于時鐘輸入信號CLK的個數。如圖2所示，當時鐘輸入信號CLK為兩路信號aKl和CLK2時，數據選擇器為二
選一電路，選擇編碼輸入信號只有一路，即為數據選擇信號SEL。同步選通電路 只有一路輸入信號SEL，此時同步選通電路和同步電路的功能相同，都是一位的 同步電路，所以省略同步選通電路，同步電路一的輸出SEL1接數據選擇器的控制 端S。當三個同步電路均可以由D型觸發(fā)器構成時，時鐘信號的有效邊沿取上升沿。 三個D型觸發(fā)器的時鐘輸入端CK均連接數據選擇器輸出的時鐘信號CLK3，數據選 擇信號SEL連接到同步電路一的D型觸發(fā)器的數據輸入端D，上一級同步電路的D 型觸發(fā)器的數據輸出端Q連接下一級同步電路的D型觸發(fā)器的數據輸入端D，在 CLK3的上升沿將數據端的數據打入觸發(fā)器。門控電路可以由門電路組成，同步電路一和同步電路三的D型觸發(fā)器的數據 輸出端的信號SEL1、 SEL3經異或門和非門到與門的一個輸入端，與門的另一個輸 入端連接所述的延時電路的輸出的時鐘信號CLK4，即在SEL1和SEL3不同時，與門 輸出時鐘信號，其為無毛刺的時鐘信號CLK5。當然同步電路的級數，在三級或三級以上均可以實現無毛刺的時鐘信號輸 出。三級同步與多級同步的區(qū)別在于門控禁止的時間不同。當采用多級同步電路 時，第一級同步電路的輸出和最后一級同步電路的輸出作為門控邊沿輸入到門控 電路。本實用新型的優(yōu)點及效果消除多路時鐘切換時產生的毛刺，即時鐘信號切 換時，通過同步電路使切換點落在切換前時鐘的有效邊沿，如上升沿，使切換前 的時鐘信號為一完整波形；在切換點之后，屏蔽切換后時鐘信號可能出現的不完 整波形，使輸出從一完整波形開始。從圖3中所知，當需要切換時鐘時，數據選擇信號SEL信號變化一次電平， 此時并不切換時鐘信號，在數據選擇器輸出的時鐘信號CLK3的上升沿同步觸發(fā) 下，SEL的變化才被打入觸發(fā)器102，其輸出SEL1用于控制數據選擇器101，使 其輸出時鐘信號CLK3發(fā)生切換，從而保證了切換點之前的時鐘信號為一完整波 形。觸發(fā)器102、 103、 104級聯，數據選擇信號SEL信號在時鐘信號CLK3的同 步觸發(fā)下在三個觸發(fā)器中傳遞，SEL信號經過三個CLK3的上升沿后傳到SEL3, 在CLK3的第一個上升沿和第三個上升沿之間，信號SEL1和SEL3不同，經過異 或門106、非門107和與門108控制在CLK3的第一個和第三個上升沿之間禁止 時鐘信號輸出，從而屏蔽切換后時鐘信號可能出現的不完整波形，使輸出從一完
整波形開始。同時因觸發(fā)器104、異或門106和非門107支路有物理延時，時鐘 信號CLK3應經過一個延時時間大于該支路的延時器，從而避免因電路物理延時 帶來的毛刺。


圖l 是本實用新型的多路時鐘切換電路原理圖； 圖2 是本實用新型的兩路時鐘切換電路原理圖；圖3 是本實用新型的兩路時鐘切換電路； 圖4 是本實用新型的時鐘切換波形圖之一；圖5 是本實用新型的時鐘切換波形圖之二。
具體實施方式

以下結合附圖與具體實施方式
對本實用新型作進一步詳細描述。圖3為兩路時鐘切換電路，其中包含的主要器件為二選一數據選擇器切換電路IOI， D型觸發(fā)器102、 103和104，延遲單元電路105,異或門106，非門 107和與門108。包含的主要信號為兩路輸入時鐘信號CLK1和CLK2，直接切 換時鐘信號輸出CLK3，時鐘選擇信號SEL， SEL信號經過D觸發(fā)器102、 103、 104 與CLK3依次同步所得觸發(fā)信號SEL1、SEL2、SEL3,SEL1和SEL3異或所得的NGATE 信號及其反信號GATE, CLK3經延遲的時鐘信號CLK4，和最終輸出的無毛刺時鐘 信號CLK5。二選一數據選擇器切換電路101的兩路時鐘輸入為CLK1和CLK2，輸出為直 接切換所得的有毛刺的時鐘信號CLK3。控制時鐘切換的選擇信號為SEL1， SEL1 為輸入選擇信號SEL經過D觸發(fā)器102與CLK3同步所得的觸發(fā)信號，SEU的跳 變產生于SEL跳變后的第一個CLK3上升沿處。這樣就保證了時鐘的切換點之前 的一個時鐘周期的完整性。觸發(fā)信號SEL1、 SEL2和SEL3分別由D觸發(fā)器102、 103和104產生，依次對齊CLK3在SEL翻轉之后的三個上升沿。SEL1和SEL3信 號標明了門控信號GATE的兩邊邊界，SEL1和SEL3經過異或門106得到反門控 信號NGATE， NGATE再經過非門107得到門控信號GATE。 GATE信號用來屏蔽時鐘 切換過程中不平滑的部分。CLK3經過延時單元電路105得到少量延遲后的有毛 刺時鐘信號CLK4。 GATE信號和CLK4經過與門108得到最終輸出的無毛刺時鐘信號。延遲單元電路105實現功能為延遲時鐘信號，目的是避免在去毛刺的過程中 產生新的毛刺，其作用是保證屏蔽時鐘不穩(wěn)定段的時候不產生新的毛刺。在圖3 中，門控信號GATE經過幾次同步和一些組合電路，必定比CLK3有更大的電路延 遲，因此需在CLK3輸入與門之前插入適當的延時，時鐘CLK3經過延遲單元電路 105延遲得到CLK4，可以保證CLK4在和門控信號GATE做與操作時，GATE的兩 個邊沿都對應CLK4的低電平，使整個切換過程時鐘輸出都為平滑的低電平。圖4是時鐘信號由CLK1向CLK2切換的過程中各信號的時序圖。CLK1和CLK2 為兩路不同的時鐘輸入信號。CLK3為直接切換的有毛刺時鐘輸出信號。外來的 時鐘選擇信號SEL初始為0，輸出時鐘為CLK1。在t0時刻，時鐘選擇信號發(fā)生 由0到1的跳變，此時時鐘不會馬上切換，因為立刻切換會造成切換點前后各有 一個殘周期。tl時刻，CLK1第一次出現上升沿，即CLK3第一次出現上升沿，電 路觸發(fā)產生SEL1，并且進行時鐘切換，這時CLK3時鐘輸出變?yōu)镃LK2， tl之前 的一個周期為完整周期，tl之后的一個周期為CLK2的一個殘周期。t3時刻為第 二個上升沿，觸發(fā)產生SEL2。 t4時刻為第三個上升沿，觸發(fā)產生SEL3。由圖示 可知，SEL1和SEL3恰為門控信號GATE的兩個邊沿，這兩個邊沿之間的部分為 屏蔽區(qū)域，長度為CLK2的一個殘周期加上一個整周期。由于CLK3和GATE在tl 和t4時刻的兩個跳變沿是重合的，直接與操作會產生毛刺，所以應當將CLK3適 當延遲，使兩個信號的邊沿錯開。圖中CLK4為時鐘信號CLK3延遲后的信號，延 遲大小為(t2-tl)，可以看出tl之前有一寬度為(T1/2)-(t2-tl)的低電平，t4 之后有寬度為(t2-tl)的低電平，其中Tl為CLK1的周期。而CLK5在tl到t4之 間的部分被屏蔽后，就得到一段平滑的低電平過渡區(qū)域。因此，延遲單元電路對 時鐘的延遲應小于CLK1和CLK2中較小周期的一半，而且應當大于電路中SEL1 信號到GATE信號之間的電路的物理延遲，這樣才能保證過渡區(qū)域為平滑的低電 平。圖4所示的切換點后的殘周期略大于半周期，這是會產生毛剌的第一種特例 情況，如圖所示，在tl時刻之后會有一個明顯的毛刺。如果殘周期遠大于半周 期，而接近于完整周期，則即使是直接切換也不會有明顯毛刺，再經過屏蔽后波 形會更平整。圖5是無毛刺時鐘切換電路在由第二路CLK2時鐘向第一路CLK1切換的過程 中，所有信號的時序圖。外來的時鐘選擇信號SEL初始為1，輸出時鐘為CLK2。
在to時刻，時鐘選擇信號發(fā)生由1到0的跳變，此時時鐘不會馬上切換。tl時 刻，CLK1第一次出現上升沿，即CLK3第一次出現上升沿，電路觸發(fā)產生SEL1， 并且進行時鐘切換，這時CLK3時鐘輸出變?yōu)镃LK1。 tl之前的一個周期為完整周 期，tl之后的一個周期為CLKl的一個殘周期。t3時刻為第二個上升沿，觸發(fā)產 生SEL2。 t4時刻為第三個上升沿，觸發(fā)產生SEL3。如圖所示，是殘周期小于半 周期時產生毛刺的情況，tl和t2之間為殘周期，由于電路各支路物理延遲的差 別，CLK3在tl時刻后面通常會有一個很窄的脈沖，可以經過延遲和屏蔽消除。 另外應當說明的是，如果tl和t2之間的時間間隔很小，即殘周期遠小于半周期， 則tl后的窄脈沖和t2時刻的上升沿距離很近，如果D觸發(fā)器建立時間不足，則 SEL2和SEL3都會順延一個周期產生，相應的屏蔽區(qū)域也會被拉長一個周期。
權利要求1、一種時鐘切換電路，包括有切換輸入時鐘信號(CLK)的數據選擇器，其特征是三級同步電路級聯，數據選擇信號(SEL)連接同步電路一的輸入端，在數據選擇器輸出的時鐘信號(CLK3)的有效邊沿同步觸發(fā)下，三級同步電路同步傳遞數據選擇信號(SEL)；門控電路的三個輸入端分別來自同步電路一的輸出端(SEL1)、同步電路三的輸出端(SEL3)和數據選擇器的輸出時鐘信號(CLK3)經延時電路后的時鐘信號(CLK4)；在同步電路一的輸出端(SEL1)的跳變時刻到同步電路三輸出端(SEL3)的跳變時刻之間，門控電路禁止延時電路輸出的時鐘信號(CLK4)輸出，門控電路的輸出為無毛刺的時鐘信號(CLK5)；至少有兩路時鐘輸入信號(CLK)輸入數據選擇器，其控制端的控制信號(S)同步于其輸出時鐘信號(CLK3)的有效邊沿，數據選擇器輸出的時鐘信號(CLK3)是其時鐘輸入信號(CLK)中的一路，數據選擇器的控制信號(S)的路數的編碼組合數應大于或等于時鐘輸入信號(CLK)的個數。
2、 根據權利要求l所述的時鐘切換電路，其特征是，所述的時鐘輸入信號為兩路 信號(CLK1、 CLK2),所述的數據選擇器為二選一電路，同步電路一的輸出信號(SEL1)連接數據選擇器的控制端(S)。
3、 根據權利要求2所述的時鐘切換電路，其特征是，所述的三個同步電路均由D 型觸發(fā)器(102、 103、 104)構成，三個D型觸發(fā)器的時鐘輸入端(CK)均連接數 據選擇器輸出的時鐘信號(CLK3)，數據選擇信號(SEL)連接到同步電路一的D 型觸發(fā)器的數據輸入端(D)，上一級同步電路的D型觸發(fā)器的數據輸出端(Q)連 接下一級同步電路的D型觸發(fā)器的數據輸入端(D);所述的門控電路由門電路組 成同步電路一和同步電路三的D型觸發(fā)器的數據輸出端的信號(SEL1、 SEL3) 經異或門(106)和非門(107)到與門(108)的一個輸入端，與門(108)的另 一個輸入端連接所述的延時電路的輸出的時鐘信號(CLK4)，與門(108)的輸出 為無毛刺的時鐘信號(CLK5)。
專利摘要一種時鐘切換電路，尤其是涉及一種無毛刺時鐘切換電路。包括有數據選擇器、級聯的三級同步電路、延時電路和門控電路，數據選擇器切換輸入的時鐘信號產生有毛刺的時鐘信號，三級同步電路同步于數據選擇器輸出的時鐘信號，第一級同步電路和第三級同步電路的輸出信號在門控電路中進行異或，用于屏蔽時鐘信號切換后產生的毛刺，延時電路使時鐘信號延時，避免時鐘信號邊沿與同步電路輸出的電平同時翻轉，從而產生新的毛刺，本實用新型時鐘切換電路用于具有多路時鐘信號的系統中，實現時鐘的無毛刺切換。
文檔編號G06F1/08GK201035447SQ20072003695
公開日2008年3月12日 申請日期2007年5月11日 優(yōu)先權日2007年5月11日
發(fā)明者明 凌, 劉新寧, 時龍興, 軍 楊, 晶 金, 陸生禮 申請人:東南大學