專利名稱：串行周邊接口串行式閃存的傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種串行周邊接口 (SPI)串行式閃存的傳輸方法，尤指一種利用雙倍數(shù)據(jù)率(DDR)的串行周邊接口 (SPI)串行式閃存?zhèn)鬏敺椒ā?br> 技術(shù)背景按， 一般平行式閃存(Parallel Flash)通常具有非常多的接腳(20以上)， 用以輸入輸出數(shù)據(jù)、接收電源信號、接收地址信號以及接收控制信號。然而， 在運作時，部分的接腳并沒有被使用到。于印刷電路板(PCB)或其它類似處使用平行式閃存時，通常會具有在印刷電路板上占據(jù)過大的面積、增加系統(tǒng)的 成本以及較復(fù)雜的控制電路等缺點。為促進(jìn)印刷電路板的設(shè)計以及降低成本，一種串行式閃存(Serial Flash)即被發(fā)展出來。圖1揭示一般串行周邊接口串行式閃存(SPI Serial Flash)10的各接腳 功能。與平行式閃存相比較，串行周邊接口串行式閃存IO具有較少的接腳， 各接腳的功能是簡述于后。接腳SCK (serial clock,即串行時鐘)是對串行 周邊接口提供工作時鐘；指令、地址或數(shù)據(jù)輸入是于輸入時鐘的上升邊緣被 鎖存，而數(shù)據(jù)則于輸入時鐘的下降邊緣被輸出。接腳SI (serial data input, 即串行數(shù)據(jù)輸入)是將指令、地址或數(shù)據(jù)連續(xù)的輸入至串行周邊接口串行式閃 存10,而此些輸入是于輸入時鐘的上升邊緣被鎖存。接腳SO(serial data output,即串行數(shù)據(jù)輸出)是將數(shù)據(jù)連續(xù)的自串行周邊接口串行式閃存10輸 出，而此數(shù)據(jù)是于輸入時鐘的下降邊緣被輸出。接腳CE#(chip enable,即 致能信號)是通過由高電平到低電平的變化來致能串行周邊接口串行式閃存 10，且其必需在任何指令序列輸入期間維持在低電平。接腳WP#(write protect,即寫入保護(hù))是用以決定進(jìn)行編程與否。接腳H0LM(即保持信號) 是在沒有重設(shè)(reset)串行周邊接口串行式閃存10的情況下將其串行通訊暫 時停止。Vn。為電源供應(yīng)電壓，而Vss則為接地電壓。圖2揭示已知的串行周邊接口串行式閃存IO讀取順序圖，如圖所示在 讀取期間時，信號CE^必須保持在低電平，讀取指令是通過執(zhí)行一八位的命令(如03H)而開始，緊4妄著的二十四個地址位#^見為三組地址信號ADDs。讀 取命令(03H)為經(jīng)由接腳SI所接收信號SCK的8個周期(從周期O至周期7)， 二十四個地址位內(nèi)數(shù)據(jù)的輸出是于信號SCK的第31個周期的下降邊緣開始， 直到信號CE井自低電平轉(zhuǎn)變成高電平為止，其中數(shù)據(jù)中的一個字節(jié)(八個位) 需要占用到信號SCK的8個周期。在數(shù)據(jù)輸出之前，接腳SO會保持在高阻抗 (HIGH IMPEDANCE)。 一般來說，串行周邊接口串行式閃存10的數(shù)據(jù)輸出速率 約為5謹(jǐn)Hz(5謹(jǐn)bits/second),較平行式閃存的輸出速率慢。僅具有一輸出 接腳的串行周邊接口串行式閃存10雖具有較小的體積，但卻犧牲了其數(shù)據(jù)輸 出速率。對串行周邊接口串行式閃存IO來說，于信號SCK的一個周期中，二 位的數(shù)據(jù)可經(jīng)由接腳SI輸入，亦即信號SCK的時鐘頻率限制了命令、地址以 及數(shù)據(jù)的輸入，也限制了被讀取數(shù)據(jù)的輸出速率。因此，與一般串行周邊接口串行式閃存25MHz到5畫Hz的操作速率比較 起來，另一種增加串行周邊接口串行式閃存輸出速率的方法即被發(fā)展出來， 可將其存取數(shù)據(jù)的速率提高至75MHz。為使數(shù)據(jù)輸出速率加倍，串行周邊接 口串行式閃存的輸入接腳SI可于數(shù)據(jù)輸出期間被當(dāng)作另一輸出接腳使用，故 可于相同的四接腳串行周邊接口串行式閃存接口上，于一個時鐘周期中輸出 二位的數(shù)據(jù)。然而，此方式僅可將數(shù)據(jù)輸出速率加倍，而其它操作則仍然被 時鐘頻率所限制。有鑒于上述串行周邊接口串行式閃存的缺憾，本發(fā)明人有感其未至螓完 善，遂竭盡心智，悉心研究克服，憑從事該項產(chǎn)業(yè)多年的經(jīng)驗累積，進(jìn)而研 發(fā)出一種串行周邊接口串行式閃存的傳輸方法，以達(dá)到增加傳輸速率的功效者。發(fā)明內(nèi)容由是，本發(fā)明的主要目的，即在于提供一種串行周邊接口串行式閃存的 傳輸方法，其是利用雙倍數(shù)據(jù)速率(DDR)的技術(shù)，來達(dá)到增加串行周邊接口串 行式閃存操作速度(包括數(shù)據(jù)輸出速率)的功效者。為達(dá)上述目的，本發(fā)明的技術(shù)實現(xiàn)如下一種串行周邊接口串行式閃存的傳輸方法，包含下列步驟提供具有第 一頻率的第 一 系統(tǒng)時鐘信號，并將該第 一 系統(tǒng)時鐘信號的該第 一頻率倍頻， 以產(chǎn)生具有第二頻率的第二系統(tǒng)時鐘信號；以及在該第二系統(tǒng)時鐘信號的一個周期內(nèi)傳輸多個數(shù)據(jù)串中的 一個二位數(shù)據(jù)，該數(shù)據(jù)串包含有多個命令(如讀 取命令、字節(jié)編程命令、區(qū)段抹除命令以及其它命令等)、多個數(shù)據(jù)(如讀取 數(shù)據(jù)以及編程數(shù)據(jù))以及與該數(shù)據(jù)相關(guān)的多個地址。各具有八位長度的該各命 令是于該第一系統(tǒng)時鐘信號的4個周期內(nèi)(或該第二系統(tǒng)時鐘的8個周期內(nèi)) 被傳入該串行周邊接口串行式閃存內(nèi)；各具有二十四位長度的該各地址是于該第一系統(tǒng)時鐘信號的12個周期內(nèi)(或該第二系統(tǒng)時鐘的24個周期內(nèi))被傳 入該串行周邊接口串行式閃存內(nèi)。"閃存"于本文中是指一種可利用電性抹除 以及再編程的非易失性存儲器。以讀取操作(數(shù)據(jù)串包含讀取命令、讀取數(shù)據(jù)以及與該讀取數(shù)據(jù)相關(guān)的地 址)的傳輸方法來說，本發(fā)明的傳輸方法還包含于該地址傳輸后提供延遲時間 的步驟。該延遲時間占用到該第二系統(tǒng)時鐘信號的8個周期，甚者，該延遲時間可根據(jù)內(nèi)部讀取速度來進(jìn)行調(diào)整。在另一實施例中，該傳輸方法還包含 啟動讀取就緒信號以及自輸出接腳輸出讀取數(shù)據(jù)的步驟。該讀取數(shù)據(jù)中的一 個字節(jié)是于該第二系統(tǒng)時鐘信號的8個周期中被輸出。以編程操作(數(shù)據(jù)串包含編程命令、編程數(shù)據(jù)以及與該編程數(shù)據(jù)相關(guān)的地 址)的傳輸方法來說，本發(fā)明的傳輸方法還包含于該第二系統(tǒng)時鐘信號的8個 周期中將編程數(shù)據(jù)中的一個字節(jié)輸入至該地址、于該第一系統(tǒng)時鐘信號的第 2 0個周期后失能芯片致能信號以及開始內(nèi)部編程操作等步驟。以抹除操作(數(shù)據(jù)串包含抹除命令、抹除數(shù)據(jù)以及與該抹除命令相關(guān)的地 址)的傳輸方法來說，本發(fā)明的傳輸方法還包含于該第一系統(tǒng)時鐘信號的第 16個周期后失能芯片致能信號以及開始內(nèi)部抹除操作等步驟。為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉較 佳實施例，并配合所附圖式，作詳細(xì)說明如下。


圖1揭示一般串行周邊接口串行式閃存的接腳配置圖。圖2揭示已知串行周邊接口串行式閃存的讀取順序圖。圖3為本發(fā)明實施例的傳輸時序圖。圖4為本發(fā)明輸出讀取數(shù)據(jù)實施例的時序圖。[主要元件標(biāo)號說明]10:串行周邊接口串行式閃存CEN-R、 CEN-P、 CEN-E:芯片致能信號XSCK:第一系統(tǒng)時鐘信號sck2:第二系統(tǒng)時鐘信號RC:讀取就緒信號PC:編程就緒信號EC:抹除就緒信號latency:延遲時間XS0:輸出接腳ADDRESS:地址具體實施方式
圖3為本發(fā)明實施例的傳輸時序圖，其包含有讀取、編程以及抹除等操 作。具有第一頻率的第一系統(tǒng)時鐘信號XSCK是通過外部時鐘電路所提供，具 有第二頻率的第二系統(tǒng)時鐘信號sck2是通過將該第一頻率加倍而產(chǎn)生，隨后 多個數(shù)據(jù)串即可進(jìn)行傳輸，且于該第二系統(tǒng)時鐘信號sck2的一個周期內(nèi)傳輸 該數(shù)據(jù)串中的一個位數(shù)據(jù)。在圖3中，數(shù)據(jù)串包含三個部分第一部分的數(shù) 據(jù)串包含于第一階段(Phase l)被傳輸?shù)淖x取命令以及于第二階段(Phase 2) 被傳輸?shù)淖x取地址；第二部分的數(shù)據(jù)串包含于第一階段(Phase l)被傳輸?shù)木?程命令、于第二階段(Phase 2)被傳輸?shù)木幊痰刂芬约坝诘谌A段(Phase 3) 被傳輸?shù)木幊虜?shù)據(jù)；第三部分的數(shù)據(jù)串包含于第一階段(Phase l)被傳輸?shù)哪?除命令以及于第二階段(Phase 2)被傳輸?shù)哪ǔ刂贰Ｆ渲?，第二系統(tǒng)時鐘信 號sck2是于第一系統(tǒng)頻率信號XSCK的上升邊緣以及下降邊緣處產(chǎn)生。然， 于另一實施例中，第二系統(tǒng)時鐘信號sck2可通過預(yù)定的時間來延遲第一系統(tǒng) 頻率信號XSCK。輸入命令數(shù)據(jù)(如讀取、編程或抹除等命令)、與輸入命令數(shù) 據(jù)相關(guān)的地址以及編程數(shù)據(jù)是與第一系統(tǒng)頻率信號XSCK的上升邊緣以及下 降邊緣對齊，以決定開始時間(setup time)以及保持時間(hold time)。此外， 本發(fā)明的傳輸方法還包含于第一系統(tǒng)頻率信號XSCK的第4個周期(指圖3中 的周期4th)后決定數(shù)據(jù)串為讀取命令、編程命令或是抹除命令等步驟。又， 由于芯片致能信號CEN-R、 CEN-P或CEN-E在第一系統(tǒng)頻率信號XSCK的Oth 周期之前并未處于低電平，因此，第一系統(tǒng)頻率信號XSCK的Oth周期并不是 其第一個周期。在讀取操作中，被傳輸?shù)臄?shù)據(jù)串包含有八位的讀取命令、讀取數(shù)據(jù)以及與讀取數(shù)據(jù)相關(guān)的二十四位地址。首先，于讀取操作時，芯片致能信號CEN-R 會轉(zhuǎn)變至低電平，而第一系統(tǒng)頻率信號XSCK的第一個上升邊緣會被讀取命令 確認(rèn)用以啟動第二系統(tǒng)頻率信號sck2。在信號RC處于低電平時，讀取命令 則會于第一階段(Phase 1)，即第一系統(tǒng)時鐘信號XSCK的周期1st到周期4th 或第二系統(tǒng)時鐘信號sck2的周期Oth到周期7th時，被傳入串行周邊接口串 行式閃存內(nèi)，故傳輸讀取命令需要第一系統(tǒng)時鐘信號XSCK的4個周期的時間。 隨后，在信號RC轉(zhuǎn)變?yōu)楦唠娖綍r，二十四位地址則會于第二階段(Phase 2), 即第一系統(tǒng)時鐘信號XSCK的周期5th到周期16th或第二系統(tǒng)時鐘信號sck2 的周期8th到周期31th時，被傳入串行周邊接口串行式閃存內(nèi)，故傳輸二十 四位地址需要第二系統(tǒng)時鐘信號sck2的24個周期的時間。在圖3中占用第 二系統(tǒng)時鐘信號sck2的8個周期的延遲時間(latency)是用以提供自存取存 儲器晶胞內(nèi)的讀取數(shù)據(jù)被讀取所需的時間，而延遲時間(latency)可根據(jù)內(nèi)部 讀取速度來進(jìn)行調(diào)整。在延遲時間(latency)過后，讀取就緒信號RD則會被 啟動至高電平，藉以經(jīng)由輸出接腳將讀取數(shù)據(jù)輸出。圖4為本發(fā)明輸出讀取數(shù)據(jù)實施例的時序圖。參閱圖3以及圖4,地址 (ADDRESS) A內(nèi)的讀取數(shù)據(jù)在第一系統(tǒng)時鐘信號XSCK周期20th的下降邊緣時 即被鎖存，當(dāng)讀取就緒信號RD被啟動至高電平時，地址(ADDRESSM內(nèi)的讀 取數(shù)據(jù)則會在第一系統(tǒng)時鐘信號XSCK的4個周期(即第二系統(tǒng)時鐘信號sck2 的8周期)期間經(jīng)由輸出接腳XSO而輸出；同時，另一讀取數(shù)據(jù)將于地址 (ADDRESS)A+1內(nèi)被讀取，而整個讀取操作將會持續(xù)到芯片致能信號CEN-R轉(zhuǎn) 變?yōu)楦哌壿嬰娖綖橹?。不管是第一系統(tǒng)時鐘信號XSCK的上升邊緣或是下降邊 緣均可用來進(jìn)行讀取數(shù)據(jù)，故數(shù)據(jù)的輸出速率即變成二倍。在圖3的編程操作中，被傳輸?shù)臄?shù)據(jù)串包含有八位編程命令、編程數(shù)據(jù) 以及與編程數(shù)據(jù)相關(guān)的二十四位地址。首先，于編程操作時，芯片致能信號 CEN-P會轉(zhuǎn)變至低電平，而第一系統(tǒng)時鐘信號XSCK的第一個上升邊緣會被編 程命令確認(rèn)用以啟動第二系統(tǒng)時鐘信號sck2。在信號PC處于低電平時，編 程命令則會于第一階段(Phase 1)，即第一系統(tǒng)時鐘信號XSCK的周期1st到 周期4th或第二系統(tǒng)時鐘信號sck2的周期Oth到周期7th時，被傳入串行周邊接口串行式閃存內(nèi)，故傳輸編程命令需要第一系統(tǒng)時鐘信號XSCK的4個周 期的時間。隨后，在信號PC轉(zhuǎn)變?yōu)楦唠娖綍r，二十四位地址則會于第二階段(Phase 2)，即第一系統(tǒng)時鐘信號XSCK的周期5th到周期16th或第二系統(tǒng)時 鐘信號sck2的周期8th到周期31th時，被傳入串行周邊接口串行式閃存內(nèi)， 故傳輸二十四位地址需要第一系統(tǒng)時鐘信號XSCK的.12個周期的時間。在二 十四位地址傳輸過后(第--系統(tǒng)時鐘信號XSCK的周期16th之后)，編程數(shù)據(jù) 中的一個字節(jié)會于第 一 系統(tǒng)時鐘信號XSCK的4個周期中被傳輸至串行周邊接 口串行式閃存內(nèi)。隨后，芯片致能信號CEN-P會轉(zhuǎn)變至高電平，以啟動編程 就緒信號Apgm來進(jìn)行內(nèi)部編程#:作。在抹除操作中，被傳輸?shù)臄?shù)據(jù)串包含有八位抹除命令以及與抹除命令相 關(guān)的二十四位地址。首先，于抹除操作時，芯片致能信號CEN-E會轉(zhuǎn)變至低 電平，而第一系統(tǒng)時鐘信號XSCK的第一個上升邊緣會被抹除命令確認(rèn)用以啟 動第二系統(tǒng)時鐘信號sck2。在信號EC處于低電平時，抹除命令則會于第一 階段(Phase 1),即第一系統(tǒng)時鐘信號XSCK的周期1st到周期4th或第二系 統(tǒng)時鐘信號sck2的周期Oth到周期7th時，被傳入串行周邊接口串行式閃存 內(nèi)，故傳輸抹除命令需要第一系統(tǒng)時鐘信號XSCK的4個周期的時間。隨后， 在信號EC轉(zhuǎn)變?yōu)楦唠娖綍r，二十四位地址則會于第二階段(Phase 2)，即第 一系統(tǒng)時鐘信號XSCK的周期5th到周期16th或第二系統(tǒng)時鐘信號sck2的周 期8th到周期31th時，被傳入串行周邊接口串行式閃存內(nèi)，故傳輸二十四位 地址需要第一系統(tǒng)時鐘信號XSCK的12個周期的時間。在二十四位地址傳輸 過后(第一系統(tǒng)時鐘信號XSCK的周期16th之后)，芯片致能信號cen-E會轉(zhuǎn) 變至高電平，以啟動抹除就緒信號Aers來進(jìn)行內(nèi)部抹除操作。于圖3中所揭示的讀取、編程以及抹除操作的傳輸方法，是指數(shù)據(jù)串中 的每一個二位數(shù)據(jù)均可以利用第一系統(tǒng)時鐘信號xsck的上升以及下降邊緣來進(jìn)行傳輸。數(shù)據(jù)串中的每一個二位數(shù)據(jù)并非被限制 一定要在第 一 系統(tǒng)時鐘 信號xsck的下降以及上升邊緣進(jìn)行傳輸，且數(shù)據(jù)串亦非被限定為讀取、編程 以及抹除命令。任何自串行周邊接口串行式閃存輸出或輸入的數(shù)據(jù)串(如頁編 程命令、自動地址增加編程命令、寫入致能命令、寫入失能命令等等)均能利 用本發(fā)明的雙倍數(shù)據(jù)速率(DDR)方法進(jìn)行傳輸，藉以增加傳輸速率。根據(jù)上述各實施例，不僅僅是數(shù)據(jù)輸出速率而已，命令輸入速率、地址 輸入速率以及編程數(shù)據(jù)的輸入速率都將提高。因此，本發(fā)明增加串行周邊接 口串行式閃存操作速度的目的即可達(dá)成。 '倍數(shù)據(jù)速率串行周邊接口閃存，可參考其差動的輸入方式。為求第二系統(tǒng)時鐘信號與第 一 系統(tǒng)時鐘信號的上升以及下降邊緣同步，可利用鎖相回路(PLL) 來達(dá)成。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤 飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn),」
權(quán)利要求
1. 一種串行周邊接口串行式閃存的傳輸方法，包含下列步驟提供具有第一頻率的第一系統(tǒng)時鐘信號；將該第一系統(tǒng)時鐘信號的該第一頻率倍頻，以產(chǎn)生具有第二頻率的第二系統(tǒng)時鐘信號；以及在該第二系統(tǒng)時鐘信號的一個周期內(nèi)傳輸多個數(shù)據(jù)串中的一個一位數(shù)據(jù)。
2、 根據(jù)權(quán)利要求1的串行周邊接口串行式閃存的傳輸方法，其中，該數(shù) 據(jù)串包含經(jīng)由輸入接腳傳輸?shù)淖x取命令以及地址。
3、 根據(jù)權(quán)利要求2的串行周邊接口串行式閃存的傳輸方法，其中，該讀 取命令以及該地址是分別于該第二系統(tǒng)時鐘信號的8個周期以及24個周期中 被傳輸至該串行周邊接口串行式閃存。
4、 根據(jù)權(quán)利要求2的串行周邊接口串行式閃存的傳輸方法，還包含于該 地址傳輸完成后，提供延遲時間的步驟。
5、 根據(jù)權(quán)利要求4的串行周邊接口串行式閃存的傳輸方法，其中，該延 遲時間可根據(jù)內(nèi)部讀取速度來進(jìn)行調(diào)整。
6、 根據(jù)權(quán)利要求4的串行周邊接口串行式閃存的傳輸方法，其中，該延 遲時間是占用該第二系統(tǒng)時鐘信號的8個周期。
7、 根據(jù)權(quán)利要求2的串行周邊接口串行式閃存的傳輸方法，其還包含下列步驟啟動讀取就緒信號；以及將所讀取出的數(shù)據(jù)經(jīng)由輸出接腳輸出。
8、 根據(jù)權(quán)利要求2的串行周邊接口串行式閃存的傳輸方法，其中，儲存 于該地址內(nèi)數(shù)據(jù)中的一個字節(jié)是于該第二系統(tǒng)時鐘信號的8個周期被輸出。
9、 根據(jù)權(quán)利要求2的串行周邊接口串行式閃存的傳輸方法，其中，該數(shù) 據(jù)串包含編程命令、地址以及編程數(shù)據(jù)。
10、 根據(jù)權(quán)利要求9的串行周邊接口串行式閃存的傳輸方法，其中，該 編程命令以及該地址是分別于該第二系統(tǒng)時鐘信號的8個周期以及24個周期 中被傳輸至該串行周邊接口串行式閃存。
11、 根據(jù)權(quán)利要求9的串行周邊接口串行式閃存的傳輸方法，還包含于該第二系統(tǒng)時鐘信號的8個周期中將該編程數(shù)據(jù)中的一個字節(jié)輸入至該地址。
12、 根據(jù)權(quán)利要求11的串行周邊接口串行式閃存的傳輸方法，其還包含 下列步驟啟動編程就緒信號；以及 開始進(jìn)行內(nèi)部編程操作。
13、 根據(jù)權(quán)利要求1的串行周邊接口串行式閃存的傳輸方法，其中，該 數(shù)據(jù)串包含抹除命令以及地址。
14、 根據(jù)權(quán)利要求13的串行周邊接口串行式閃存的傳輸方法，其中，該 抹除命令以及該地址是分別于該第二系統(tǒng)時鐘信號的8個周期以及24個周期 中被傳輸至該串行周邊接口串行式閃存。
15、 根據(jù)權(quán)利要求13的串行周邊接口串行式閃存的傳輸方法，其還包含 下列步驟啟動抹除就緒信號；以及 開始進(jìn)行內(nèi)部抹除操作。
16、 根據(jù)權(quán)利要求1的串行周邊接口串行式閃存的傳輸方法，其中，該 第二系統(tǒng)時鐘信號是于該第 一 系統(tǒng)時鐘信號的上升邊緣以及下降邊緣處產(chǎn)生。
17、根據(jù)權(quán)利要求1的串行周邊接口串行式閃存的傳輸方法，其中，該 包含輸入命令數(shù)據(jù)、地址以及編程數(shù)據(jù)的數(shù)據(jù)串是與該第一系統(tǒng)頻率信號的 上升邊緣以及下降邊緣對齊，以決定開始時間以及保持時間。
18、 根據(jù)權(quán)利要求1的串行周邊接口串行式閃存的傳輸方法，其中，該 數(shù)據(jù)中的 一個二位是利用該第 一 系統(tǒng)時鐘信號的下降邊緣以及上升邊緣進(jìn)行 傳輸。
19、 根據(jù)權(quán)利要求1的串行周邊接口串行式閃存的傳輸方法，其還包含 于第一系統(tǒng)頻率信號的第4個周期后決定該數(shù)據(jù)串的步驟。
全文摘要
本發(fā)明揭示一種串行周邊接口(SPI)串行式閃存的傳輸方法，包含提供第一系統(tǒng)時鐘信號以及于該第一系統(tǒng)時鐘信號的一周期內(nèi)傳輸多個數(shù)據(jù)串中的一個二位數(shù)據(jù)的步驟。通過倍頻該第一系統(tǒng)時鐘信號所產(chǎn)生的第二系統(tǒng)時鐘信號是用以增加所有輸入或輸出自該串行周邊接口(SPI)串行式閃存的傳輸速率。
文檔編號G06F13/42GK101226517SQ20071000380
公開日2008年7月23日 申請日期2007年1月17日 優(yōu)先權(quán)日2007年1月17日
發(fā)明者陳宗仁 申請人:晶豪科技股份有限公司