專利名稱：數(shù)據(jù)傳輸線的布線方法和使用該方法的印刷線路板組件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)傳輸線的布線方法，特別是在CPU和SDRAM之間的數(shù)據(jù)傳輸線的布線方法。
背景技術(shù)：
印刷線路板是在上面安裝芯片或其它電子組件的基板。印刷線路板由強(qiáng)化的玻璃纖維或塑料制成，并擁有將各個組件互相連接的銅電路。在系統(tǒng)中處于最重要角色的印刷線路板典型地是指主板或母板，其它處于較弱角色的、被插入主板插槽的印刷線路板典型地是指插件板或卡板。盡管早期的印刷線路板被設(shè)計(jì)為在其上安裝獨(dú)立的組件，近期的印刷線路板已經(jīng)被設(shè)計(jì)為在其上安裝超大規(guī)模集成電路。
在制造印刷線路板時，附著在強(qiáng)化的玻璃纖維或塑料上的銅薄層被涂上光致抗蝕劑。光致抗蝕劑被光照射，照射光穿過過上面具有電路圖案的薄層，在光致抗蝕劑上形成電路圖案的潛像。潛像被顯影，不構(gòu)成電路圖案的任何部分的光致抗蝕劑部分被融解并洗掉。基板被浸入蝕刻槽，不受剩余光致抗蝕劑保護(hù)的銅薄層部分被蝕刻掉，從而在銅薄層上形成了與薄層上的電路圖案相同的電路圖案。
計(jì)算機(jī)的主板擁有用于連接外設(shè)模塊到總線的連接器。通常，主板上裝配有集成電路，例如CPU、存儲設(shè)備、系統(tǒng)控制器等。CPU、存儲設(shè)備、系統(tǒng)控制器等執(zhí)行多種數(shù)據(jù)處理操作來執(zhí)行命令。為了做到這點(diǎn)，數(shù)據(jù)傳輸線被連接到集成的電路之間來發(fā)送和接收大量的數(shù)據(jù)。
數(shù)據(jù)傳輸線的代表實(shí)例包括CPU和存儲設(shè)備之間的數(shù)據(jù)傳輸線。在串行數(shù)據(jù)傳輸中，數(shù)據(jù)可以在僅僅一條或兩條數(shù)據(jù)傳輸線上傳輸，在并行數(shù)據(jù)傳輸中，數(shù)據(jù)通常以字節(jié)(例如一個字節(jié)包括8比特)為單位在多條數(shù)據(jù)傳輸線上傳輸，數(shù)據(jù)傳輸線的數(shù)目與每個字節(jié)包含的比特數(shù)有關(guān)。
為了在CPU和存儲設(shè)備之間對數(shù)條數(shù)據(jù)傳輸線的布線的數(shù)據(jù)映射和一致性，布線經(jīng)常被執(zhí)行來匹配CPU的數(shù)據(jù)輸入輸出端的插針編號和存儲設(shè)備的數(shù)據(jù)輸入輸出端的插針編號。
然而，當(dāng)匹配插針編號后對數(shù)據(jù)傳輸線進(jìn)行布線時，由于裝配在CPU和存儲設(shè)備周圍的其它組件的存在，數(shù)據(jù)傳輸線之間的交叉不可避免地會發(fā)生。其結(jié)果是，數(shù)據(jù)傳輸線通過過孔被繞到基板的后面來防止由于數(shù)據(jù)傳輸線的交叉導(dǎo)致的數(shù)據(jù)傳輸線的短路。
然而，過孔導(dǎo)致了諧波的產(chǎn)生，也就是噪聲，因此對數(shù)據(jù)傳輸?shù)目煽啃援a(chǎn)生了不利的影響。此外，通過過孔將數(shù)據(jù)傳輸線繞到基板的背面增加了一些比特單位數(shù)據(jù)傳輸線(也就是對應(yīng)一個字節(jié)數(shù)據(jù)傳輸線中每個比特的數(shù)據(jù)傳輸線)的長度，導(dǎo)致一個字節(jié)中的比特不能統(tǒng)一地傳輸。此外，當(dāng)堆疊多個基板時，基板之間的阻抗差可能導(dǎo)致其它問題。

發(fā)明內(nèi)容
本發(fā)明提供了對在CPU和SDRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，該方法基于SDRAM的特性，通過對數(shù)據(jù)傳輸線進(jìn)行布線，能夠確保數(shù)據(jù)傳輸?shù)目煽啃郧覕?shù)據(jù)傳輸線彼此之間沒有交叉。
依照本發(fā)明的一個方面，提供了對在CPU和DRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，其中CPU包括由一組插針編號確定的CPU數(shù)據(jù)插針，DRAM包括由一組插針編號確定的DRAM數(shù)據(jù)插針，該方法包括使用包括比特單位數(shù)據(jù)傳輸線的數(shù)據(jù)傳輸線來連接CPU數(shù)據(jù)插針到DRAM數(shù)據(jù)插針，這樣，比特單位數(shù)據(jù)傳輸線不會彼此交叉且不必匹配所有CPU數(shù)據(jù)插針的插針插針數(shù)目和DRAM數(shù)據(jù)插針插針的插針插針數(shù)目。
依照本發(fā)明的一個方面，至少一些比特單位數(shù)據(jù)傳輸線從CPU角度看可以組成單一的字節(jié)單位的數(shù)據(jù)傳輸線，而不管彼此不交叉的所述至少一些比特單位數(shù)據(jù)傳輸線從DRAM的角度看是否組成兩個還是更多個字節(jié)單位的數(shù)據(jù)傳輸線。
依照本發(fā)明的另一個方面，提供了對在CPU和SDRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，其中CPU包括由一組插針編號確定的CPU數(shù)據(jù)插針，SDRAM包括由一組插針編號確定的SDRAM數(shù)據(jù)插針，該方法包括使用包括比特單位數(shù)據(jù)傳輸線的數(shù)據(jù)傳輸線來連接CPU數(shù)據(jù)插針到SDRAM數(shù)據(jù)插針，這樣，比特單位數(shù)據(jù)傳輸線不會彼此交叉且不必把所有CPU數(shù)據(jù)插針的插針編號與SDRAM數(shù)據(jù)插針的插針編號相匹配。
依照本發(fā)明的一個方面，彼此不交叉的至少一些比特單位數(shù)據(jù)傳輸線從CPU角度看可以組成單一的字節(jié)單位的數(shù)據(jù)傳輸線，而不管彼此不交叉的所述至少一些比特單位數(shù)據(jù)傳輸線從SDRAM的角度看是否組成兩個還是更多個字節(jié)單位的數(shù)據(jù)傳輸線。
依照本發(fā)明的另一個方面，提供了對在CPU和DRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，其中CPU包括擁有第一種排列的數(shù)據(jù)插針，DRAM包括擁有不同于第一種排列的第二種排列的插針。該方法包括數(shù)據(jù)傳輸線連接擁有第一種排列的CPU數(shù)據(jù)插針和擁有不同于第一種排列的第二種排列的DRAM數(shù)據(jù)插針，從而使數(shù)據(jù)傳輸線中沒有任何兩條線交叉。
依照本發(fā)明的另一個方面，一種印刷線路板組件包括印刷線路板；安裝在印刷線路板表面的控制器，控制器包括控制擁有第一種排列的數(shù)據(jù)插針；安裝在安裝有控制器的印刷線路板表面的存儲器，存儲器包括擁有不同于第一種排列的第二種排列的存儲器數(shù)據(jù)插針；和連接控制器數(shù)據(jù)插針和存儲器數(shù)據(jù)插針的數(shù)據(jù)傳輸線，從而使數(shù)據(jù)傳輸線中沒有任何兩條線交叉，數(shù)據(jù)傳輸線只在安裝有控制器和存儲器的印刷線路板的表面被提供。
本發(fā)明的其它方面和/或優(yōu)點(diǎn)將會在下文的描述中部分地加以說明，并且通過下文的描述會變得明顯，或可以通過本發(fā)明的實(shí)施得到了解。


通過下文結(jié)合附圖對實(shí)施例的描述，本發(fā)明的這些和/或其它特性和優(yōu)勢將會變得明顯和更加易于理解，附圖包括圖1顯示了CPU和SDRAM之間的連接圖；圖2顯示了圖1所示CPU和SDRAM之間連接的字節(jié)單位數(shù)據(jù)傳輸線，數(shù)據(jù)傳輸線與CPU和SDRAM的插針編號相匹配；圖3顯示了連接在圖1和2所示的CPU和SDRAM之間的字節(jié)單位數(shù)據(jù)傳輸線在匹配了CPU和SDRAM的數(shù)據(jù)插針編號的情況下產(chǎn)生了交叉，其中SDRAM擁有不同于圖1和2中的SDRAM的數(shù)據(jù)插針排列；以及圖4顯示了圖1、2、3所示的CPU和圖3所示的SDRAM之間連接的依照本發(fā)明的一個實(shí)施例的字節(jié)單位數(shù)據(jù)傳輸線。
具體實(shí)施例方式
以下將對本發(fā)明的實(shí)施例做詳細(xì)的說明，其實(shí)例將會在附圖中說明，整個文中相同的參考標(biāo)號代表相同的元件。下文通過參考附圖對實(shí)施例進(jìn)行描述來解釋本發(fā)明。
圖1顯示了CPU102和SDRAM104之間的連接圖。SDRAM是DRAM的一種。如圖1所示，CPU102和SDRAM104之間連接有用于多種控制信號的線、地址線和數(shù)據(jù)線。從CPU102發(fā)送到SDRAM104的控制信號包括CPU CLOCK(CPU時鐘)、CS信號(片選信號，ChipSelect bar)、WE(寫使能，Write Enable)、RAS(行地址選通，RowAddress Strobe)、CAS(列地址選通，Column Address Strobe)等。地址信號和數(shù)據(jù)信號在地址線A0-Am和數(shù)據(jù)線D0-Dn上傳輸，其中的n可以是7，對應(yīng)于8比特字節(jié)數(shù)據(jù)，或是n為15，對應(yīng)于兩個8比特字節(jié)數(shù)據(jù)，或n為23，對應(yīng)于三個8比特字節(jié)數(shù)據(jù)，或n為31，對應(yīng)于四個8比特字節(jié)數(shù)據(jù)，等。
圖2顯示了圖1所示CPU102和SDRAM104之間連接的字節(jié)單位數(shù)據(jù)傳輸線，數(shù)據(jù)傳輸線與CPU102和SDRAM104的插針編號相匹配。CPU102和SDRAM104的數(shù)據(jù)輸入和輸出端以相同的順序被布置，也就是D0、D1、D2、D3、D4、D5、D6和D7。D0、D1、D2、D3、D4、D5、D6和D7表示擁有不同有效位級別的數(shù)據(jù)比特，典型地，D0表示最低有效數(shù)據(jù)位20＝1，D7表示最高有效數(shù)據(jù)位27＝127。如圖2所示，對數(shù)據(jù)傳輸線執(zhí)行了理想的布線，，在CPU102的數(shù)據(jù)輸入和輸出端插針數(shù)目和SDRAM104的數(shù)據(jù)輸入和輸出端插針數(shù)目一一對應(yīng)的情況下，組成了單個字節(jié)單位的各個的比特單位的數(shù)據(jù)傳輸線沒有產(chǎn)生交叉。也就是，CPU102的插針D0連接到SDRAM104的插針D0，CPU102的插針D1連接到SDRAM104的插針D1，等。然而，在實(shí)踐中，很難對數(shù)據(jù)傳輸線執(zhí)行如圖2所示的理想布線而不產(chǎn)生交義，因?yàn)樵贑PU102和SDRAM104之間安裝有其它電路元件。
圖3顯示了連接在圖1和2所示的CPU102和SDRAM106之間的字節(jié)單位數(shù)據(jù)傳輸線在匹配了CPU102和SDRAM106的數(shù)據(jù)插針編號的情況下產(chǎn)生了交叉，其中SDRAM106擁有不同于圖1和2中的SDRAM104的數(shù)據(jù)插針排列。SDRAM106的數(shù)據(jù)輸入和輸出端和圖1、2所示的CPU102的數(shù)據(jù)輸入和輸出端以及SDRAM104的數(shù)據(jù)輸入和輸出端有不同的布置。也就是，CPU102和SDRAM104的數(shù)據(jù)輸入和輸出端按照D0、D1、D2、D3、D4、D5、D6和D7的順序被布置，而SDRAM106的數(shù)據(jù)輸入和輸出端按照D1、D0、D5、D4、D6、D7、D2和D3的順序被布置。因此，圖3顯示了當(dāng)匹配CPU102插針編號和SDRAM106的插針編號時，由于不同的插針布置導(dǎo)致比特單位數(shù)據(jù)傳輸線不可避免地產(chǎn)生交叉，也就是，CPU102的插針D0連接到SDRAM106的插針D0，CPU102的插針D1連接到SDRAM106的插針D1，等等。
如圖3所示，如果對匹配CPU102的數(shù)據(jù)輸入和輸出端的插針編號和SDRAM106的數(shù)據(jù)輸入和輸出端的插針編號的需求是處于第一位的，由于CPU102和SDRAM106不同的插針布置導(dǎo)致比特單位數(shù)據(jù)傳輸線不可避免地產(chǎn)生交叉，所以有必要形成過孔來避免比特單位數(shù)據(jù)傳輸線產(chǎn)生交叉。
圖4顯示了圖1、2、3所示的CPU102和圖3所示的SDRAM106之間連接的依照本發(fā)明一個實(shí)施例的字節(jié)單位數(shù)據(jù)傳輸線。如圖4所示，通過消除CPU102的數(shù)據(jù)輸入和輸出端的插針編號和SDRAM106的數(shù)據(jù)輸入和輸出端的插針編號一一匹配的需求，比特單位數(shù)據(jù)傳輸線能夠被連接且彼此之間不產(chǎn)生交叉，從而避免了通過過孔將數(shù)據(jù)傳輸線繞到基板背面所引起的問題。
因此，如圖4所示，通過連接CPU102的插針D0和SDRAM106的插針D1，連接CPU102的插針D1和SDRAM106的插針D0，連接CPU102的插針D2和SDRAM106的插針D5，連接CPU102的插針D3和SDRAM106的插針D4，連接CPU102的插針D4和SDRAM106的插針D6，連接CPU102的插針D5和SDRAM106的插針D7，連接CPU102的插針D6和SDRAM106的插針D2，連接CPU102的插針D7和SDRAM106的插針D3，比特單位數(shù)據(jù)傳輸線之間的交叉就可以被避免。
通常，當(dāng)把兩個存儲器設(shè)備連接在一起時，由于數(shù)據(jù)映射的原因，有必要將每個存儲器設(shè)備的插針編號和另一個的插針編號相匹配。然而，盡管圖4所示的連接實(shí)例中CPU102和SDRAM106的插針編號沒有一一對應(yīng)地匹配，由于SDRAM106所具有的特性，數(shù)據(jù)輸入和輸出不會產(chǎn)生問題。
也就是說，SDRAM106以字節(jié)為單位(這里，例如一個字節(jié)包括8比特)存儲數(shù)據(jù)，擁有用來僅存儲通過數(shù)據(jù)線輸入和輸出端輸入的任何數(shù)據(jù)的結(jié)構(gòu)。盡管輸入和輸出各個比特數(shù)據(jù)的插針的編號沒有一致性，不必使用外部控制器對輸入SDRAM106的數(shù)據(jù)執(zhí)行額外的數(shù)據(jù)映射，因此，基于一個字節(jié)一個字節(jié)的方式存儲和讀取數(shù)據(jù)時不會產(chǎn)生問題。也就是說，存儲在SDRAM106中的數(shù)據(jù)比特的順序沒關(guān)系，只要存儲并讀取數(shù)據(jù)比特的外部設(shè)備知道數(shù)據(jù)比特被存儲的順序。這樣，數(shù)據(jù)傳輸線的位置和方向有了更大的獨(dú)立性和多樣性，使得數(shù)據(jù)傳輸線有可能避開安裝在CPU102和SDRAM106之間的電路組件。
例如，CPU102按照D0D1D2D3D4D5D6D7的順序輸出數(shù)據(jù)比特。當(dāng)這些數(shù)據(jù)比特存儲到圖4所示的、連接到CPU102的SDRAM106中時，從SDRAM106的角度來看，這些數(shù)據(jù)比特是按照不正確的順序D1D0D5D4D6D7D2D3來存儲的。然而，從CPU102的角度來看，數(shù)據(jù)比特是按照正確的順序D0D1D2D3D4D5D6D7存儲的，僅此而已。因此，當(dāng)CPU102從SDRAM106讀取這些數(shù)據(jù)比特時，CPU102按照正確的順序D0D1D2D3D4D5D6D7讀取數(shù)據(jù)比特。
從上文的描述可以明顯地看出，連接在CPU102和SDRAM106之間的數(shù)據(jù)傳輸線沒有發(fā)生交叉，也沒有匹配CPU102的數(shù)據(jù)插針的插針編號和SDRAM106的數(shù)據(jù)插針的插針編號。也就是說，不考慮CPU102和SDRAM106的數(shù)據(jù)插針的排列，從而避免了形成過孔和增加數(shù)據(jù)傳輸線的長度來通過過孔把數(shù)據(jù)傳輸線繞到基板背面的需要，從而提高了數(shù)據(jù)傳輸?shù)目煽啃浴?br> 圖4所示CPU102和SDRAM106的數(shù)據(jù)插針是一種特殊的排列，然而本發(fā)明并不限于這些排列，還包括數(shù)據(jù)插針的任何排列，只要CPU102和SDRAM106的數(shù)據(jù)插針的排列順序不同，這樣CPU102的所有插針編號并不匹配于SDRAM106的所有插針編號。例如，CPU102的數(shù)據(jù)插針可以按照D3D7D2D6D5D0D1D4的順序被排列，而SDRAM106的數(shù)據(jù)插針可以按照D3D7D2D6D5D0D4D1的順序被排列。在這樣的排列中，CPU102的數(shù)據(jù)插針的插針編號D0、D2、D3、D5、D6和D7與SDRAM106的數(shù)據(jù)插針的插針編號D0、D2、D3、D5、D6和D7相匹配，但是CPU102的數(shù)據(jù)插針的插針編號D1和D4與SDRAM106的插針編號D1和D4不匹配。
此外，盡管圖4所示CPU102和SDRAM106對應(yīng)一個8比特的字節(jié)，擁有8個數(shù)據(jù)插針D0-D7，本發(fā)明并不限于此，還可以應(yīng)用于對應(yīng)兩個8比特的字節(jié)擁有16個數(shù)據(jù)插針D0-D15、或?qū)?yīng)三個8比特的字節(jié)擁有24個數(shù)據(jù)插針D0-D23、或?qū)?yīng)四個8比特的字節(jié)擁有32個數(shù)據(jù)插針D0-D31等的CPU和SDRAM。對于對應(yīng)兩個或更多個8比特的字節(jié)而擁有16個或更多數(shù)據(jù)插針的CPU和SDRAM，數(shù)據(jù)傳輸線可以連接屬于不同類型的數(shù)據(jù)插針。
例如，如果CPU和SDRAM每個都擁有對應(yīng)兩個8比特字節(jié)的16個數(shù)據(jù)插針D0-D15，第一條數(shù)據(jù)傳輸線可以連接CPU的屬于第一個字節(jié)D0-D7的數(shù)據(jù)插針D1和SDRAM的屬于第一個字節(jié)D0-D7的數(shù)據(jù)插針D5，第二條數(shù)據(jù)傳輸線可以連接CPU的屬于第一個字節(jié)D0-D7的數(shù)據(jù)插針D2和SDRAM的屬于第二個字節(jié)D8-D15的數(shù)據(jù)插針D13。然而，對于CPU來說，第一條和第二條數(shù)據(jù)傳輸線是組成了一個單一的字節(jié)，也就是D0-D7，的數(shù)據(jù)傳輸線的一部分，盡管對于SDRAM來說，第一條和第二條數(shù)據(jù)傳輸線是組成了兩個單位的字節(jié)，也就是第一字節(jié)D0-D7和第二字節(jié)D8-D15，的數(shù)據(jù)傳輸線的一部分。
圖4所示SDRAM106可以是任何類型的SDRAM，例如SDRSDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、GDDRSDRAM、GDDR2 SDRAM、GDDR3 SDRAM、移動(Mobile)SDRAM、移動(Mobile)DDR SDRAM或移動(Mobile)DDR2 SDRAM。另外，本發(fā)明不限于SDRAM，也可以應(yīng)用于任何DRAM，例如RDRAM、XDRDRAM、XDR-II DRAM、RLDRAM或RLDRAM II，和應(yīng)用于其它類型的RAM，例如CellularRAM，以及應(yīng)用于任何不需要使用外部控制器對輸入數(shù)據(jù)執(zhí)行額外的數(shù)據(jù)映射至存儲器的其它類型的存儲器。
盡管本發(fā)明是根據(jù)CPU與存儲器連接進(jìn)行描述，但本發(fā)明不限于這種配置而且還可以應(yīng)用于控制器和存儲器相連接的配置中。
盡管已經(jīng)參考實(shí)施例描述了本發(fā)明，本領(lǐng)域的技術(shù)人員將會意識到，在不脫離權(quán)利要求及其等同物所定義的本發(fā)明的精神和范圍的情況下，可以在形式和細(xì)節(jié)上對實(shí)施例進(jìn)行改變。
權(quán)利要求
1.一種對在CPU和DRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，其中CPU包括由一組插針編號標(biāo)識的CPU數(shù)據(jù)插針，DRAM包括由該組插針編號標(biāo)識的DRAM數(shù)據(jù)插針，所述方法包括使用包括比特單位數(shù)據(jù)傳輸線的數(shù)據(jù)傳輸線連接CPU數(shù)據(jù)插針和DRAM數(shù)據(jù)插針，從而使比特單位數(shù)據(jù)傳輸線不會彼此交叉，而且不把所有的CPU數(shù)據(jù)插針的插針編號匹配于所有的DRAM數(shù)據(jù)插針的插針編號。
2.根據(jù)權(quán)利要求1所述的方法，其中所述連接CPU數(shù)據(jù)插針和DRAM數(shù)據(jù)插針，包括利用相應(yīng)的比特單位數(shù)據(jù)傳輸線分別連接至少兩個CPU數(shù)據(jù)插針和至少兩個DRAM數(shù)據(jù)插針，從而使所述至少兩個CPU數(shù)據(jù)插針的插針編號不匹配于所述至少兩個DRAM數(shù)據(jù)插針的插針編號。
3.根據(jù)權(quán)利要求1所述的方法，其中至少一些沒有彼此交叉的比特單位數(shù)據(jù)傳輸線從CPU的角度看組成了單一字節(jié)單位的數(shù)據(jù)傳輸線，而不管所述至少一些沒有彼此交叉的比特單位數(shù)據(jù)傳輸線從DRAM的角度看是否組成了兩個還是更多個字節(jié)單位的數(shù)據(jù)傳輸線的部分。
4.一種對在CPU和SDRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，其中CPU包括由一組插針編號標(biāo)識的CPU數(shù)據(jù)插針，SDRAM包括由該組插針編號標(biāo)識的SDRAM數(shù)據(jù)插針，所述方法包括使用包括比特單位數(shù)據(jù)傳輸線的數(shù)據(jù)傳輸線連接CPU數(shù)據(jù)插針和SDRAM數(shù)據(jù)插針，從而使比特單位數(shù)據(jù)傳輸線不會彼此交叉，而且不把所有的CPU數(shù)據(jù)插針的插針編號匹配于所有的SDRAM數(shù)據(jù)插針的插針編號。
5.根據(jù)權(quán)利要求4所述的方法，其中所述連接CPU數(shù)據(jù)插針和SDRAM數(shù)據(jù)插針，包括利用相應(yīng)的比特單位數(shù)據(jù)傳輸線分別連接至少兩個CPU數(shù)據(jù)插針和至少兩個SDRAM數(shù)據(jù)插針，從而使所述至少兩個CPU數(shù)據(jù)插針的插針編號不匹配于所述至少兩個SDRAM數(shù)據(jù)插針的插針編號。
6.根據(jù)權(quán)利要求4所述的方法，其中至少一些沒有彼此交叉的比特單位數(shù)據(jù)傳輸線從CPU的角度看組成了單一字節(jié)單位的數(shù)據(jù)傳輸線，而不管所述至少一些沒有彼此交叉的比特單位數(shù)據(jù)傳輸線從SDRAM的角度看是否組成了兩個還是更多個字節(jié)單位的數(shù)據(jù)傳輸線的部分。
7.一種對在CPU和DRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，其中CPU包括具有第一種排列的CPU數(shù)據(jù)插針，DRAM包括具有不同于第一種排列的第二種排列的DRAM數(shù)據(jù)插針，所述方法包括使用數(shù)據(jù)傳輸線連接具有第一種排列的CPU數(shù)據(jù)插針和具有不同于第一種排列的第二種排列的DRAM數(shù)據(jù)插針，從而使數(shù)據(jù)傳輸線中沒有任何一條與任何另外一條數(shù)據(jù)傳輸線相交叉。
8.根據(jù)權(quán)利要求7所述的方法，其中所述連接CPU數(shù)據(jù)插針和DRAM數(shù)據(jù)插針是按照插針對插針的方式進(jìn)行，不考慮CPU數(shù)據(jù)插針的第一種排列和DRAM數(shù)據(jù)插針的第二種排列。
9.根據(jù)權(quán)利要求7所述的方法，其中CPU數(shù)據(jù)插針具有由D0-Dn表示的不同的有效位級別，D0-Dn按照第一種順序排列，這里n≥1；DRAM數(shù)據(jù)插針也具有由D0-Dn所表示的不同的有效位級別，但D0-Dn按照不同于第一種順序的第二種順序來排列；以及利用相應(yīng)的比特單位數(shù)據(jù)傳輸線，至少兩個CPU數(shù)據(jù)插針分別連接到至少兩個DRAM數(shù)據(jù)插針，從而使所述至少兩個CPU數(shù)據(jù)插針的有效位級別不匹配于相對應(yīng)的所述至少兩個DRAM數(shù)據(jù)插針的有效位級別。
10.根據(jù)權(quán)利要求7所述的方法，其中CPU數(shù)據(jù)插針具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位級別，D0、D1、D2、D3、D4、D5、D6和D7按照第一種順序排列；DRAM數(shù)據(jù)插針也具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位級別，但D0、D1、D2、D3、D4、D5、D6和D7按照不同于第一種順序的第二種順序來排列；以及利用相應(yīng)的比特單位數(shù)據(jù)傳輸線，至少兩個CPU數(shù)據(jù)插針分別連接到至少兩個DRAM數(shù)據(jù)插針，從而使所述至少兩個CPU數(shù)據(jù)插針的有效位級別不匹配于相對應(yīng)的所述至少兩個DRAM數(shù)據(jù)插針的有效位級別。
11.根據(jù)權(quán)利要求10所述的方法，其中使CPU數(shù)據(jù)插針具有不同有效位級別的第一種排列是按照D0、D1、D2、D3、D4、D5、D6和D7的順序；以及使DRAM數(shù)據(jù)插針具有不同有效位級別的第二種排列是按照D1、D0、D5、D4、D6、D7、D2和D3的順序。
12.根據(jù)權(quán)利要求10所述的方法，其中使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D0表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D0表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D1表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D1表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D2表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D2表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D3表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D3表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D4表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D4表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D5表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D5表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D6表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D6表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D7表示的有效位級別的CPU數(shù)據(jù)插針連接到具有由D7表示的有效位級別的DRAM數(shù)據(jù)插針以外的一個DRAM的數(shù)據(jù)插針上。
13.根據(jù)權(quán)利要求7所述的方法，其中數(shù)據(jù)傳輸線一次傳輸一個字節(jié)的數(shù)據(jù)。
14.根據(jù)權(quán)利要求7所述的方法，其中所述DRAM是SDRAM。
15.一種印刷線路板組件，包括印刷線路板；控制器，安裝在印刷線路板表面，所述控制器包括具有第一種排列的控制器數(shù)據(jù)插針；存儲器，安裝在安裝有控制器的印刷線路板的表面，所述存儲器包括具有不同于第一種排列的第二種排列的存儲器數(shù)據(jù)插針；以及數(shù)據(jù)傳輸線，連接控制器數(shù)據(jù)插針和存儲器數(shù)據(jù)插針，使得數(shù)據(jù)傳輸線中沒有任何一條與任何另外一條數(shù)據(jù)傳輸線相交叉，數(shù)據(jù)傳輸線只提供在安裝有控制器和存儲器的印刷線路板的表面上。
16.根據(jù)權(quán)利要求15所述的組件，其中數(shù)據(jù)傳輸線按插針對插針的方式來連接控制器的數(shù)據(jù)插針和存儲器的數(shù)據(jù)插針，不考慮控制器數(shù)據(jù)插針的第一種排列和存儲器數(shù)據(jù)插針的第二種排列。
17.根據(jù)權(quán)利要求15所述的組件，其中控制器數(shù)據(jù)插針具有由D0-Dn表示的不同的有效位級別，D0-Dn按照第一種順序排列，這里n≥1；存儲器數(shù)據(jù)插針也具有由D0-Dn所表示的不同的有效位級別，但D0-Dn按照不同于第一種順序的第二種順序來排列；以及利用相應(yīng)的比特單位數(shù)據(jù)傳輸線，至少兩個控制器數(shù)據(jù)插針分別連接到至少兩個存儲器數(shù)據(jù)插針，從而使所述至少兩個控制器數(shù)據(jù)插針的有效位級別不匹配于相對應(yīng)的所述至少兩個存儲器數(shù)據(jù)插針的有效位級別。
18.根據(jù)權(quán)利要求15所述的組件，其中控制器數(shù)據(jù)插針具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位級別，D0、D1、D2、D3、D4、D5、D6和D7按照第一種順序排列；存儲器數(shù)據(jù)插針也具有由D0、D1、D2、D3、D4、D5、D6和D7所表示的不同的有效位級別，但D0、D1、D2、D3、D4、D5、D6和D7按照不同于第一種順序的第二種順序來排列；以及利用相應(yīng)的比特單位數(shù)據(jù)傳輸線，至少兩個控制器數(shù)據(jù)插針分別連接到至少兩個存儲器數(shù)據(jù)插針，從而使所述至少兩個控制器數(shù)據(jù)插針的有效位級別不匹配于相對應(yīng)的所述至少兩個存儲器數(shù)據(jù)插針的有效位級別。
19.根據(jù)權(quán)利要求18所述的組件，其中使控制器數(shù)據(jù)插針具有不同有效位級別的第一種排列是按照D0、D1、D2、D3、D4、D5、D6和D7的順序；以及使存儲器數(shù)據(jù)插針具有不同有效位級別的第二種排列是按照D1、D0、D5、D4、D6、D7、D2和D3的順序。
20.根據(jù)權(quán)利要求18所述的組件，其中使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D0表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D0表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D1表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D1表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D2表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D2表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D3表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D3表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D4表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D4表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D5表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D5表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D6表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D6表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器的數(shù)據(jù)插針上；使用相應(yīng)的一條數(shù)據(jù)傳輸線，將具有由D7表示的有效位級別的控制器數(shù)據(jù)插針連接到具有由D7表示的有效位級別的存儲器數(shù)據(jù)插針以外的一個存儲器的數(shù)據(jù)插針上。
21.根據(jù)權(quán)利要求15所述的組件，其中數(shù)據(jù)傳輸線一次傳輸一個字節(jié)的數(shù)據(jù)。
22.根據(jù)權(quán)利要求15所述的組件，其中控制器是CPU。
23.根據(jù)權(quán)利要求15所述的組件，其中存儲器是DRAM。
24.根據(jù)權(quán)利要求23所述的組件，其中DRAM是SDRAM。
全文摘要
一種對在CPU和DRAM之間的數(shù)據(jù)傳輸線進(jìn)行布線的方法，其中CPU包括由一組插針編號標(biāo)識的CPU數(shù)據(jù)插針，DRAM也包括由一組插針編號標(biāo)識的DRAM數(shù)據(jù)插針，該方法包括使用數(shù)據(jù)傳輸線連接CPU的數(shù)據(jù)插針和DRAM的數(shù)據(jù)插針，數(shù)據(jù)傳輸線包括比特單位數(shù)據(jù)傳輸線，這樣比特單位數(shù)據(jù)傳輸線不會彼此交叉并且CPU數(shù)據(jù)插針的插針編號和DRAM數(shù)據(jù)插針的插針編號不匹配。
文檔編號G06F13/40GK1936877SQ200610126229
公開日2007年3月28日 申請日期2006年8月25日 優(yōu)先權(quán)日2005年9月22日
發(fā)明者康龍真 申請人:三星電子株式會社