專利名稱：一種基于8位處理器的雙總線電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要應(yīng)用于8位處理器系統(tǒng)，尤其是那些對系統(tǒng)中數(shù)據(jù)傳輸要求很 高的電路。
背聚技術(shù)
目前，公知的8位處理器系統(tǒng)主要由處理器、存儲單元和各種外部設(shè)備組 成。所有的數(shù)據(jù)操作都是通過一條內(nèi)部系統(tǒng)總線來完成的， 一般該系統(tǒng)總線為低 速數(shù)據(jù)總線，只能達到低速設(shè)備的數(shù)據(jù)傳輸要求。所以該類型的系統(tǒng)電路只能應(yīng) 用在一些功能較為單一的工業(yè)控制、數(shù)據(jù)采集等領(lǐng)域。但是，隨著電路復(fù)雜性的 增加，尤其是隨著一些消費類電子電路功能的增加，系統(tǒng)中必須加入一些高速設(shè) 備。系統(tǒng)中高速設(shè)備的出現(xiàn)對于數(shù)據(jù)傳輸速度的要求非常髙，現(xiàn)有8位處理器的 低速系統(tǒng)總線已經(jīng)不能滿足要求。另外,低速系統(tǒng)總線屬于點對多點的總線類型， 總線上8位處理器是主控制器，存儲單元和其他外設(shè)是從設(shè)備單元，而一些髙速 設(shè)備都能作為主控制器使用，現(xiàn)有的低速系統(tǒng)總線不能實現(xiàn)多個主控制器對多個 從設(shè)備單元的并行訪問功能。

發(fā)明內(nèi)容
為了在8位處理器系統(tǒng)中使用髙速設(shè)備，并達到數(shù)據(jù)傳輸速度的要求，本 發(fā)明提供了一種雙總線結(jié)構(gòu)的電路,該電路不僅可以滿足高速設(shè)備的數(shù)據(jù)傳輸要 求，還可以實現(xiàn)系統(tǒng)中多個主控制器的并行訪問功能。
本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:
在原有的低速系統(tǒng)總線的基礎(chǔ)上另外增加一個高速總線，該高速總線是一
個帶有總線仲裁器和DMA控制器的共享式總線，所有的高速設(shè)備的數(shù)據(jù)傳輸接口 都與該高速總線相連，命令控制接口則與低速總線相連，所有低速設(shè)備仍舊與低 速系統(tǒng)總線通過接口電路相連，而內(nèi)部存儲單元既可以與低速總線相連又可以與 高速總線相連，并可以通過處理器來控制連接方式。這樣當需要實現(xiàn)髙速設(shè)備間
的數(shù)據(jù)傳輸時，可以通過8位處理器啟動高速總線上的DMA操作實現(xiàn)，而當需要 實現(xiàn)高速設(shè)備和內(nèi)部存儲單元之間的數(shù)據(jù)傳輸時，則可以先將內(nèi)部存儲單元接口 切換到高速總線，然后再啟動高速總線的DMA數(shù)據(jù)傳輸，從而實現(xiàn)高速設(shè)備與存 儲單元之間的高速數(shù)據(jù)傳輸。
本發(fā)明的SMia是，可以實現(xiàn)系統(tǒng)中高速設(shè)備之間的髙速數(shù)據(jù)傳輸，并 且在髙速設(shè)備數(shù)據(jù)傳輸?shù)耐瑫r，處理器仍舊可以訪問低速設(shè)備，提髙了系統(tǒng)的靈 活性。另外，由于共享式總線的加入，多個主控制器可以輪流訪問各個從設(shè)備， 而不需要軟件的調(diào)度，極大地提高了系統(tǒng)中并行傳輸髙速數(shù)據(jù)的能力。


圖l是本發(fā)明的系統(tǒng)結(jié)構(gòu)圖。
具體實施例方式
下面結(jié)合附圖和實施實例對本發(fā)明進一步說明。 圖l是本發(fā)明的系統(tǒng)結(jié)構(gòu)圖。
圖中l(wèi). 8位處理器，2.控制軟件，3.輸入輸出接口電路，4.低速設(shè)備， 5.低速系統(tǒng)總線，6.髙速系統(tǒng)總線，7. DMA控制器，8. 2號高速設(shè)備，9.總 線選擇電路10.存儲單元，11. l號高速設(shè)備，12.總線仲裁器，13.系統(tǒng)控 制通道，14. 3號高速設(shè)備。
在圖1中，整個電路系統(tǒng)存在兩條系統(tǒng)總線。 一條為低速系統(tǒng)總線(5)， 8 位處理器(1)可以通過該低速系統(tǒng)總線(5)和輸入輸出接口電路(3)訪問低 速設(shè)備(4)。當存儲單元(10)的總線選擇電路(9)被控制軟件(2)通過系統(tǒng) 控制通道(13)設(shè)置為選擇低速系統(tǒng)總線(5)時，8位處理器(1)還可以訪問 存儲單元(10)。系統(tǒng)中另外一條是帶有總線仲裁器(12)和DMA控制器(7)的 高速系統(tǒng)總線(6)， 8位處理器(1)可以通過系統(tǒng)控制通道(13)啟動DMA控 制器(7)工作，從而實現(xiàn)l號髙速設(shè)備(11)和2號高速設(shè)備(8)之間的高速 數(shù)據(jù)傳輸。
另外，如果l號高速設(shè)備(11)是個主控制設(shè)備，那么它可以與DMA控制器(7) 通過總線仲裁器(12)競爭總線，當獲得總線訪問權(quán)的時候1號設(shè)備就可以通過 高速系統(tǒng)總線(6)上的尋址直接訪問2號高速設(shè)備(8)或者3號高速設(shè)備(14)， 這樣就實現(xiàn)了兩個主控制器對兩個從設(shè)備的共享式訪問。由于總線仲裁器(12) 的存在，多個高速設(shè)備間的數(shù)據(jù)訪問可以有序的進行，不需要控制軟件(2)的
調(diào)度，提高了系統(tǒng)的可靠性。
權(quán)利要求
1.一種基于8位處理器的雙總線電路，可以實現(xiàn)多個高速設(shè)備之間的高速數(shù)據(jù)傳輸，其特征是電路系統(tǒng)中存在兩條系統(tǒng)總線，一條低速系統(tǒng)總線和一條高速系統(tǒng)總線，低速設(shè)備與低速系統(tǒng)總線相連，高速設(shè)備與高速系統(tǒng)總線相連，系統(tǒng)存儲單元通過總線選擇電路與低速系統(tǒng)總線和高速系統(tǒng)總線都相連。
2. 根據(jù)權(quán)利要求1所述的基于8位處理器的雙總線電路，其特征是髙速系統(tǒng)總線 是一個帶有總線仲裁器和DMA控制器的共享式總線，它可以實現(xiàn)多個主控制器對多 個從設(shè)備的訪問功能.
3. 根據(jù)權(quán)利要求1所述的基于8位處理器的雙總線電路,其特征是髙速系統(tǒng)總線的 數(shù)據(jù)傳輸不影響低速系統(tǒng)總線的數(shù)據(jù)傳輸，髙速系統(tǒng)總線數(shù)據(jù)傳輸?shù)耐瑫r，8位處理 器仍舊可以通過低速系統(tǒng)總線訪問低速設(shè)備.
全文摘要
一種基于8位處理器的雙總線電路。它是在8位處理器系統(tǒng)中加入一條高速系統(tǒng)總線，使系統(tǒng)變成雙總線結(jié)構(gòu)。低速系統(tǒng)總線連接低速設(shè)備，高速系統(tǒng)總線連接高速設(shè)備，兩條總線通過選擇以后連接系統(tǒng)存儲單元。高速系統(tǒng)總線是一個帶有總線仲裁器和DMA控制器的共享式總線，可以實現(xiàn)多個主控制器對多個從設(shè)備的分時復(fù)用訪問。該類型的電路擴展了8位處理器系統(tǒng)的數(shù)據(jù)傳輸能力，可以廣泛應(yīng)用于手持式設(shè)備的電路系統(tǒng)中。
文檔編號G06F13/40GK101192208SQ20061009800
公開日2008年6月4日 申請日期2006年11月24日 優(yōu)先權(quán)日2006年11月24日
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