專利名稱：逐位進(jìn)位加法器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種逐位進(jìn)位加法器以及一種用于對多個二進(jìn)制編碼數(shù)字求和的加法裝置。
背景技術(shù)：
加法器在本領(lǐng)域中是公知的，并且通常用于將等價的比特相加，相應(yīng)的總和值輸出為總和或奇偶校驗比特，并且還生成必要的進(jìn)位比特。例如，進(jìn)位保存(CS)加法器具有一定數(shù)目的輸入端，它們具有相同的權(quán)利來接收要相加的這一數(shù)目的等價比特，并且在運算期間，將在輸入端出現(xiàn)的比特同等權(quán)利地相加。也就是說，在CS加法器的進(jìn)位或總和輸出端與內(nèi)部電源端子之間通常存在相同數(shù)目的晶體管的可控路徑。
在逐位進(jìn)位(CR)加法器中，輸入端不具有相同的權(quán)利，而是被組織為求和輸入端和進(jìn)位輸入端。在這種情形中，通過考慮在進(jìn)位輸入端出現(xiàn)的進(jìn)位比特，對在求和輸入端出現(xiàn)的比特相加，并且輸出相應(yīng)的總和比特。在這種情形中，在對具有較低有效性(significance)的等價比特進(jìn)行相加時，獲得在進(jìn)位輸入端出現(xiàn)的進(jìn)位比特。另外，逐位進(jìn)位加法器在進(jìn)位輸出端提供有效性比在求和及進(jìn)位輸入端出現(xiàn)的比特高的進(jìn)位比特。
在這種情形中，CR加法器的進(jìn)位輸入端和進(jìn)位輸出端之間的關(guān)鍵路徑應(yīng)該具有最大速度優(yōu)化，即，具有最少可能的邏輯門。因此，CR加法器適于用作用于對二進(jìn)制編碼的數(shù)字進(jìn)行相加的加法器件的輸出級，因為從求和結(jié)果的最低有效位往前，用于確定總和的下一較高有效位的計算操作極其迅速地提供計算所需的進(jìn)位比特。
德國專利DE 101 17 041 C1描述了一種逐位進(jìn)位加法器，其具有五個輸入端，用于要相加的具有相同有效性w的比特，并具有兩個輸入端，用于接收具有相同有效性w的進(jìn)位比特。在輸出端可以得到有效性為w的總和比特，并且在兩個進(jìn)位輸出端可以得到具有不同有效性2w和2w的兩個進(jìn)位比特。
德國專利DE 103 05 849 B3同樣描述了一種逐位進(jìn)位加法器，其具有三個求和輸入端，用于要相加的具有相同有效性w的輸入比特，并且具有兩個進(jìn)位輸入端，用于具有相同有效性w的進(jìn)位比特。在輸出端可以得到有效性為w的總和比特，以及在兩個進(jìn)位輸出端可以得到有效性為2w的進(jìn)位比特。
根據(jù)德國專利申請DE 101 39 099 A1的逐位進(jìn)位加法器提供了三個或四個輸入端，用于要相加的具有相同有效性w的輸入比特，并提供了兩個輸入端，用于接收具有相同有效性w的進(jìn)位比特。在輸出端可以得到總和比特，并且為具有有效性2w和4w的兩個進(jìn)位比特提供兩個輸出端。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種CR加法器，特別是用于迅速相加四個等價比特，其在進(jìn)位輸入端和進(jìn)位輸出端之間的進(jìn)位路徑中具有最小可能數(shù)目的邏輯門。該目標(biāo)通過具有權(quán)利要求1的特征的逐位進(jìn)位加法器實現(xiàn)。
因此，提供了一種逐位進(jìn)位加法器，具有a)四個求和輸入端，用于接收有效性為w的要進(jìn)行求和的四個輸入比特；b)三個進(jìn)位輸入端，用于接收有效性為w的三個輸入進(jìn)位比特；c)總和輸出端，用于輸出有效性為w的輸出總和比特；以及d)三個進(jìn)位輸出端，用于輸出有效性為2w的三個輸出進(jìn)位比特。
根據(jù)本發(fā)明的CR加法器考慮有效性為w的三個輸入進(jìn)位比特，執(zhí)行對有效性為w的四個等價比特的求和。在這種情形中，同樣生成具有較高有效性2w的三個輸出進(jìn)位比特。進(jìn)位比特通常由最少可能的比特表示，從而只需要少數(shù)進(jìn)位輸出端。這里，以分別具有有效性2w和4w的兩個進(jìn)位比特的形式來輸出通常是適當(dāng)?shù)?。然而，根?jù)本發(fā)明，所有輸入進(jìn)位比特具有與要求和的輸入比特相同的有效性。此外，輸出進(jìn)位比特在每種情形中同樣具有相同有效性2w。
優(yōu)選地，在每種情形中，要進(jìn)行求和的輸入比特以按照如下方式預(yù)先排序的形式出現(xiàn)在求和輸入端最多在兩個相鄰求和輸入端處出現(xiàn)不同的邏輯電平。清楚地說，這意味著置位或非置位比特總是連續(xù)出現(xiàn)在相鄰的求和輸入端。在求和輸入端出現(xiàn)的邏輯電平的16種可能組合由此減少為只有五種。這五種組合對應(yīng)于四個輸入比特的各個可能的總和值。
另外，優(yōu)選地，輸入進(jìn)位比特以按照如下方式預(yù)先排序的形式出現(xiàn)在進(jìn)位輸入端至少在兩個相鄰進(jìn)位輸入端出現(xiàn)相同的邏輯電平。因為輸入進(jìn)位比特具有相同的有效性，所以根據(jù)本發(fā)明的輸入進(jìn)位比特的這種預(yù)先排序同樣允許在進(jìn)位輸入端的邏輯電平的可能組合從八種減少為只有四種。
在一個尤其優(yōu)選的實施例中，輸出進(jìn)位比特以按照如下方式排序的形式出現(xiàn)在進(jìn)位輸出端至少在兩個相鄰進(jìn)位輸出端出現(xiàn)相同的邏輯電平。由于例如與進(jìn)位輸入端相同的排序也出現(xiàn)在進(jìn)位輸出端這樣的事實，因此例如用作加法裝置(用于相加多個二進(jìn)制數(shù)字)輸出級的根據(jù)本發(fā)明的多個CR加法器的電路極其簡單。然后，使用相應(yīng)排序的輸出進(jìn)位比特作為用于計算具有下一較高有效性的輸入比特的和的CR加法器的輸入進(jìn)位比特。
在根據(jù)本發(fā)明的CR加法器的可選實施例中，要進(jìn)行求和的各個輸入比特以按照如下方式預(yù)先排序的形式出現(xiàn)在三個第一求和輸入端相同的邏輯電平出現(xiàn)在第一求和輸入端中至少兩個相鄰輸入端，并且要進(jìn)行求和的另一輸入比特出現(xiàn)在另一求和輸入端。
于是，尤其有利的是，提供排序器件，用于接收在求和輸入端出現(xiàn)的要進(jìn)行求和的輸入比特，并且在排序器輸出端輸出按照如下方式排序的所述比特最多兩個相鄰求和輸入端出現(xiàn)不同的邏輯電平。這種排序器件然后只需要根據(jù)要求和的另一輸入比特的邏輯電平，將其加入以預(yù)先排序方式出現(xiàn)的第一輸入比特之前或之后。
在CR加法器的另一有利改進(jìn)中，提供進(jìn)位排序器件，用于接收在進(jìn)位輸入端出現(xiàn)的輸入進(jìn)位比特，并且在進(jìn)位排序器輸出端輸出按照如下方式排序的所述比特至少在兩個相鄰進(jìn)位排序器輸出端出現(xiàn)相同的邏輯電平。
如果要求和的相應(yīng)輸入比特或者輸入進(jìn)位比特不是以尤其有利的排序形式出現(xiàn)，則進(jìn)位排序器件或者排序器件將執(zhí)行相應(yīng)的排序，這對于根據(jù)本發(fā)明的CR加法器的快速操作是有利的。
在根據(jù)本發(fā)明的逐位進(jìn)位加法器的一個尤其優(yōu)選的實施例中，提供編碼器件，其具有編碼器輸入端，用于接收要相加的輸入比特，并且具有五個編碼器輸出端，在每種情形中的狀態(tài)指示比特出現(xiàn)在編碼器輸出端。編碼設(shè)備因此執(zhí)行將要相加的輸入比特的邏輯狀態(tài)的可能組合映射到相應(yīng)編碼器輸出端的五種狀態(tài)指示比特。
在一個優(yōu)選的可選實施例中，編碼器件和排序器件被實現(xiàn)為集成的排序-編碼裝置。
尤其優(yōu)選地，在每種情形中，狀態(tài)指示比特中只有一個是置位的，每個狀態(tài)指示比特被分配給要進(jìn)行求和的四個輸入比特的求和結(jié)果。因此，每個狀態(tài)指示比特指示十進(jìn)制0和4之間的可能總和值之一。
根據(jù)本發(fā)明的CR加法器優(yōu)選地具有進(jìn)位器件，用于接收輸入進(jìn)位比特，并且將輸出進(jìn)位比特輸出，該進(jìn)位器件根據(jù)狀態(tài)指示比特和輸入進(jìn)位比特提供輸出進(jìn)位比特。根據(jù)本發(fā)明的進(jìn)位器件通過在每種情形中處理僅僅一個置位狀態(tài)指示比特以及三個輸入進(jìn)位比特，可以極其迅速地提供相應(yīng)的三個輸出進(jìn)位比特。
在這種情形中，每種情形中的狀態(tài)指示比特控制具有控制端子的可控開關(guān)以及進(jìn)位器件的可控路徑。
在根據(jù)本發(fā)明的CR加法器的另一尤其優(yōu)選的實施例中，可控開關(guān)的最多兩個可控路徑處于各個進(jìn)位輸出端和電源電壓端子之間。
通過利用狀態(tài)指示比特控制可控路徑，可以在CR加法器的進(jìn)位輸入端和進(jìn)位輸出端之間創(chuàng)建極其速度優(yōu)化的進(jìn)位路徑。相應(yīng)的關(guān)鍵路徑于是具有極少數(shù)量的邏輯門，或者只有少數(shù)速度減小的可控路徑處于各個進(jìn)位輸出端和內(nèi)部電源電壓端子之間。
本發(fā)明還提供了一種加法裝置，用于對多個比特組求和，其中每個比特組具有有效性同為w的比特，不同比特組的比特具有不同的有效性，并且a)向每個比特組分配進(jìn)位保存加法器，用于對各個比特組的比特求和，并且輸出各個比特組的有效性為w的中間總和比特以及分別具有下一較高有效性2w的至少兩個中間進(jìn)位比特；b)向至少一個比特組分配逐位進(jìn)位加法器，用于考慮有效性為w的至少兩個進(jìn)位比特，對有效性為w的各個中間總和比特以及具有下一較低有效性w/2的各個比特組的有效性為w的至少兩個中間進(jìn)位比特求和，其中進(jìn)位比特是在對具有較低有效性的比特組求和時獲得的，作為輸入進(jìn)位比特，并且輸出具有各自比特組的有效性w的比特組總和比特以及分別具有下一較高有效性2w的至少兩個進(jìn)位比特，作為輸出進(jìn)位比特。
根據(jù)本發(fā)明的加法裝置的一個本質(zhì)思想首先在于，對各個比特組的比特或者具有要相加的多個二進(jìn)制編碼數(shù)字的數(shù)位的相同有效性的比特進(jìn)行求和，并且以中間總和比特和等價中間進(jìn)位比特的形式進(jìn)行輸出。于是在根據(jù)本發(fā)明的加法裝置的輸出級中提供進(jìn)位優(yōu)化的逐位進(jìn)位加法器，這種加法器極其迅速地向具有較高有效性的各個逐位進(jìn)位加法器提供各個輸出進(jìn)位比特。
在根據(jù)本發(fā)明的加法裝置的一個優(yōu)選實施例中，至少一個進(jìn)位保存加法器被設(shè)計為七比特加法器，并且輸出各自的有效性為w的中間總和比特以及有效性為2w的三個中間進(jìn)位比特。
尤其有利的是，至少一個逐位進(jìn)位加法器被設(shè)計為根據(jù)本發(fā)明的逐位進(jìn)位加法器。
在根據(jù)本發(fā)明的加法裝置中進(jìn)位保存和逐位進(jìn)位加法器的這種有利組合中，在每種情形中，CR加法器提供中間總和比特和三個中間進(jìn)位比特(根據(jù)進(jìn)位保存加法器對具有各自的下一較低有效性的比特組的比特求和獲得)的和，各個CR加法器以速度優(yōu)化的方式向具有下一較高有效性的CR加法器提供相應(yīng)的輸出進(jìn)位比特作為輸入進(jìn)位比特。通過利用根據(jù)本發(fā)明的逐位進(jìn)位加法器，具有最高有效性的相應(yīng)逐位進(jìn)位加法器的進(jìn)位輸出端與具有第二最低有效性的逐位進(jìn)位加法器的進(jìn)位輸入端之間的整個進(jìn)位路徑極其迅速。
在根據(jù)本發(fā)明的加法裝置的優(yōu)選實施例中，向分配給具有第二最低有效性的比特組的逐位進(jìn)位加法器提供分配給最低有效性的進(jìn)位保存加法器的中間進(jìn)位比特，作為輸入進(jìn)位比特。
在根據(jù)本發(fā)明的加法裝置的尤其優(yōu)選的實施例中，在分配給具有最低有效性的比特組的逐位進(jìn)位加法器的進(jìn)位輸入端與分配給具有最高有效性的比特組的逐位進(jìn)位加法器的進(jìn)位輸出端之間的信號路徑中，邏輯門的數(shù)目最多是不同有效性的數(shù)目的兩倍。


本發(fā)明的進(jìn)一步有利改進(jìn)和發(fā)展是從屬權(quán)利要求以及如下參考附圖描述的示例性實施例的主題，其中圖1示出了根據(jù)本發(fā)明的逐位進(jìn)位加法器；圖2示出了根據(jù)本發(fā)明的加法器裝置的細(xì)節(jié)；圖3示出了根據(jù)本發(fā)明的逐位進(jìn)位加法器的方框圖；圖4示出了要相加的比特的優(yōu)選預(yù)先排序的表；圖5示出了要相加的比特的排序器件；圖6示出了排序器件中使用的三態(tài)門；圖7示出了根據(jù)本發(fā)明的編碼器件；圖8示出了編碼器件的真值表；圖9示出了根據(jù)本發(fā)明的進(jìn)位器件的方框圖；圖10示出了進(jìn)位器件的真值表；圖11、圖12、圖13示出了用于確定進(jìn)位器件的輸出進(jìn)位比特的邏輯電路；圖14示出了求和器件的方框圖；圖15示出了求和器件的真值表；以及圖16、圖17示出了用于確定總和比特的邏輯電路。
在附圖中，相同或功能相同的元件在每種情形中具有相同的標(biāo)號。
標(biāo)號列表A、B、C、N、A’、B’、C’、A、B、C、N’、N” 輸入比特BS、BS’、BS” 比特組S 總和比特C0IN、C1IN、C2IN 輸入進(jìn)位比特C0OUT、C1OUT、C2OUT 輸出進(jìn)位比特B0、B1、B2、B3排序比特N0、N1、N2、N3、N4狀態(tài)指示比特X、Y、Z 未排序比特CK、CKQ 控制信號IN輸入信號OUT 輸出信號VDD、VSS 電源電壓CY0、CY1、CY2 排序比特1、1’、1”逐位進(jìn)位加法器2、3、4、5求和輸入端6、7、8 進(jìn)位輸入端9 總和輸出端10、11、12進(jìn)位輸出端13加法裝置14、14’、14” 進(jìn)位保存加法器15、15’、15” 輸入端16排序器件17排序器件18編碼器件19進(jìn)位器件20求和器件
21、22、23 排序器輸出端24、25、26、27 排序器輸入端28、29、30、31 排序器輸出端32 排序器件33、34、35、36 編碼器輸入端37、38、39、40、41 編碼器輸出端42、43、44、45、46 輸入端47、48、49、50、51 輸入端52、53、54 進(jìn)位輸入端55、56、57 進(jìn)位輸出端58、59、60 進(jìn)位輸出端61 總和輸出端62 三態(tài)反相器63 反相器64 信號輸入端65 信號輸出端66 控制輸入端67 控制輸入端68 PMOS晶體管69 NMOS晶體管70 或非門71 輸出端72、73、74 進(jìn)位邏輯75、76 進(jìn)位輸入端77 進(jìn)位輸出端78、79、80 進(jìn)位輸入端81 進(jìn)位輸出端82、83 進(jìn)位輸入端84 進(jìn)位輸出端85 排序邏輯
86求和邏輯87與非門88排序-編碼裝置具體實施方式
圖1示出了根據(jù)本發(fā)明的逐位進(jìn)位加法器1。該CR加法器具有四個求和輸入端2、3、4、5，用于接收要相加的四個輸入比特A、B、C、N。另外，CR加法器1具有三個進(jìn)位輸入端6、7、8，用于接收三個輸入進(jìn)位比特C0IN、C1IN、C2IN。提供了用于將輸出總和比特S輸出的總和輸出端9以及用于將三個輸出進(jìn)位比特C0OUT、C1OUT、C2OUT輸出的三個進(jìn)位輸出端10、11、12。
在這種情形中，輸入比特A、B、C、N和輸入進(jìn)位比特C0IN、C1IN、C2IN具有相同的有效性w。輸出總和比特S對應(yīng)于考慮輸入進(jìn)位比特C0IN、C1IN、C2IN而確定的輸入比特A、B、C、N的總和或總和的奇偶性，并且同樣具有有效性w。三個輸出進(jìn)位比特C0OUT、C1OUT、C2OUT在每種情形中具有相同的有效性2w。
根據(jù)本發(fā)明的CR加法器1尤其適于用作加法器裝置中，因為極其迅速地進(jìn)行輸出進(jìn)位比特C0OUT、C1OUT、C2OUT的計算，即，進(jìn)位輸入端6、7、8與進(jìn)位輸出端10、11、12之間的進(jìn)位路徑是按照只穿過少數(shù)邏輯門的方式以優(yōu)化方式設(shè)計的。這特別是因為進(jìn)位比特C0IN、C1IN、C2IN、C0OUT、C1OUT、C2OUT的有效性的選擇以及它們分別在進(jìn)位輸入端6、7、8和進(jìn)位輸出端10、11、12出現(xiàn)的排序。
圖2圖示了根據(jù)本發(fā)明的加法器裝置13的詳細(xì)形式。加法器裝置13用來相加多個二進(jìn)制編碼的數(shù)字。在這里所圖示的實施例中，提供了三個7比特進(jìn)位保存加法器14、14’、14”，它們每一個具有七個輸入端15、15’、15”，用于接收具有相同有效性的七個比特。因此，這里所圖示的加法裝置13被設(shè)計來將七個二進(jìn)制編碼數(shù)字彼此相加。
在這種情形中，要相加的二進(jìn)制編碼數(shù)字的各個等價比特或二進(jìn)制位被組合為比特組。于是一個比特組具有七個等價比特。不同比特組的比特具有不同的有效性。具有有效性為w的7個比特的比特組BS被提供給第一CS加法器14，并且具有下一較低有效性w/2的第二比特組BS”的7個比特在每種情形中被提供給第二CS加法器14”，并且具有下一較高有效性2w的比特組BS’的7個比特被提供給第三7-比特CS加法器14’。
第一CS加法器14根據(jù)有效性為w的比特組BS的7個比特的總和，提供中間總和比特N。所述中間總和比特N同樣具有有效性w。另外，第一CS加法器提供有效性為2w的三個進(jìn)位比特A’、B’、C’。除了奇偶性或中間總和比特N之外，根據(jù)7比特總和的可能的八個總和值的表示需要具有較高有效性的多個進(jìn)位比特。根據(jù)本發(fā)明，在對有效性為w的比特求和期間，為此目的生成有效性為2w的三個等價中間進(jìn)位比特A’、B’、C’。分別具有下一較低有效性w/2和下一較高有效性2w的CS加法器14’、14”類似地提供中間總和比特N’、N”以及中間進(jìn)位比特A、B、C、A、B、C。第二CS加法器14”例如生成有效性為w/2的中間總和比特N”以及有效性為w的三個中間進(jìn)位比特A、B、C。
因此，在每種情形中，在CS加法器14、14’、14”進(jìn)行求和之后，出現(xiàn)具有相同有效性的四個比特。七個二進(jìn)制編碼數(shù)字的求和結(jié)果同樣應(yīng)該以二進(jìn)制編碼數(shù)字的形式輸出。這意味著應(yīng)該對每個二進(jìn)制位生成相應(yīng)的總和比特。然而，從最低有效性(這里即二進(jìn)制結(jié)果數(shù)字的最低位)開始，必須考慮各個進(jìn)位來確定下一較高總和比特。
現(xiàn)在，將利用有效性w的示例，解釋二進(jìn)制編碼結(jié)果數(shù)字的各個總和比特S或二進(jìn)制位的確定。根據(jù)本發(fā)明，以圖1所示的方式來使用4比特CR加法器1，并且在每種情形中，中間總和比特N和具有下一較低有效性的CS加法器的中間進(jìn)位比特A、B、C在CR加法器1的求和輸入端2、3、4、5被提供給該CR加法器1作為其輸入比特。然而，根據(jù)具有下一較低有效性(這里是w/2)的比特組BS”的比特的相應(yīng)總和，還必須考慮三個進(jìn)位比特C0IN、C1IN、C2IN形式的進(jìn)位。從二進(jìn)制結(jié)果數(shù)字的最低有效位或者具有最低有效性比特的比特組開始，由所有保持可用的CR加法器在進(jìn)位路徑中生成進(jìn)位。根據(jù)本發(fā)明，通過使用根據(jù)本發(fā)明的CR加法器，這是極其迅速地完成的。
分配給具有有效性w的比特組的CR加法器1于是在其總和輸出端9提供自己的比特組總和比特S，并且在三個進(jìn)位輸出端10、11、12提供具有下一較高有效性(這里是2w)的三個輸出進(jìn)位比特C0OUT、C1OUT、C2OUT。相應(yīng)的進(jìn)位比特C0OUT、C1OUT、C2OUT被提供給具有下一較高有效性的CR加法器1’，作為輸入進(jìn)位比特。
圖3示出了根據(jù)本發(fā)明的逐位進(jìn)位加法器1的方框圖。如圖1所示，CR加法器1已經(jīng)具有求和輸入端2、3、4、5、進(jìn)位輸入端6、7、8、總和輸出端9以及進(jìn)位輸出端10、11、12。求和輸入端被組織為用于接收中間進(jìn)位比特X、Y、Z的第一求和輸入端2、3、4以及用于接收中間總和比特N的另一輸入端5。如參考圖2已經(jīng)指出的那樣，要求和的三個第一輸入比特X、Y、Z有利地可以已經(jīng)是以排序的方式出現(xiàn)，即，按照在每種情形中具有相同邏輯電平的輸入比特出現(xiàn)在兩個相鄰輸入端的方式來排序。
圖3所示的CR加法器1具有第一(可選)排序器件16、第二排序器件17、編碼器件18、進(jìn)位器件19以及求和器件20。
第一排序器件16連接到第一組求和輸入端2、3、4，并且按照如下方式來執(zhí)行出現(xiàn)的輸入比特X、Y、Z的排序在第一排序器件16的三個排序器輸出端21、22、23處，在每種情形中置位或非置位比特連續(xù)出現(xiàn)在輸出端21、22、23處，并且在每種情形中按照“向左”或“向右”的方式來排序。
圖4圖示了相應(yīng)的排序表。在CR加法器1的三個第一輸入端2、3、4或者第一排序器件16的相應(yīng)輸入端可以想到輸入比特X、Y、Z的八種可能比特組合。然而，對于根據(jù)三個輸入比特X、Y、Z的總和值，只可能有四個不同狀態(tài)，每一個對應(yīng)于總和值0、1、2、3之一。因此，如果相應(yīng)的輸入比特X、Y、Z不是以預(yù)先排序的方式出現(xiàn)，則第一排序器件16按照圖4所示的表的方式來將它們進(jìn)行映射。在每種情形中，置位比特“向右”移位，并且非置位比特“向左”移位。這種排序使得根據(jù)本發(fā)明的CR加法器1中其他功能塊17、18、19、20中的進(jìn)一步處理更加簡單。
連接在第一排序器件16下游的第二排序器件17于是具有用于接收在第一排序器件16的三個輸出端21、22、23提供的三個排序比特A、B、C的三個第一輸入端24、25、26，以及用于接收在CR加法器1的第四輸入端5出現(xiàn)的第四輸入比特N的另一輸入端27。第二排序器件17在四個輸出端28、29、30、31提供排序比特B0、B1、B2、B3，其中以如下方式來對比特進(jìn)行排序最多在兩個相鄰輸出端28、29、30、31處出現(xiàn)不同的邏輯電平。清楚地說，這意味著置位比特連續(xù)出現(xiàn)在相鄰輸出端28、29、30、31，并且輸出端28、29、30、31中只存在兩個相鄰組(即，比特以置位和非置位方式出現(xiàn))。這意味著在第二排序器件17的輸入端24、25、26、27處的16種可能的邏輯電平組合被映射到輸出端28、29、30、31處的五種邏輯電平組合。
第一和第二排序器件16、17還可以組合為單個排序器件32，其在排序器輸出端28、29、30、31以按照如下方式進(jìn)行排序的形式輸出在求和輸入端2、3、4、5出現(xiàn)的要求和的輸入比特X、Y、Z、N最多在兩個相鄰排序器輸出端28、29、30、31處出現(xiàn)不同電平。
下面參考圖5更詳細(xì)地解釋第二排序器件17的功能。
將排序比特B0、B1、B2、B3提供給編碼器件18的輸入端33、34、35、36，編碼器件18在其輸出端37、38、39、40、41輸出五個狀態(tài)指示比特N0、N1、N2、N3、N4。每個狀態(tài)指示比特N0、N1、N2、N3、N4指示現(xiàn)在以排序比特B0、B1、B2、B3的形式出現(xiàn)的輸入比特X、Y、Z、N的總和值。因此，狀態(tài)指示比特N0、N1、N2、N3、N4種只有一個是置位的，并且對應(yīng)于十進(jìn)制總和值0、1、2、3或4。在每種情形種，將五個狀態(tài)指示比特N0、N1、N2、N3、N4提供給進(jìn)位器件19的五個輸入端42、43、44、45、46以及求和器件20的五個輸入端47、48、49、50、51。
排序器件16、17和編碼器件18也可以實現(xiàn)為集成的排序-編碼器件88。相應(yīng)的排序-編碼器件88于是在其輸入端接收未排序的輸入比特X、Y、Z、N，并且在輸出端37、38、39、40、41提供狀態(tài)指示比特N0、N1、N2、N3、N4。
進(jìn)位器件19具有三個進(jìn)位輸入端52、53、54，它們連接到CR加法器1的進(jìn)位輸入端6、7、8，并且接收輸入進(jìn)位比特C0IN、C1IN、C2IN。在進(jìn)位器件19的三個進(jìn)位輸出端55、56、57處可以得到三個輸出進(jìn)位比特C0OUT、C1OUT、C2OUT，并且將這三個輸出進(jìn)位比特傳送到CR加法器1的進(jìn)位輸出端10、11、12。下面參考圖9至13更詳細(xì)地解釋進(jìn)位器件19的功能。
求和器件20具有三個進(jìn)位輸入端58、59、60，它們在每種情形中連接到CR加法器1的進(jìn)位輸入端6、7、8，并且接收輸入進(jìn)位比特C0IN、C1IN、C2IN。在求和器件20的輸出端61可以得到總和比特S，并且將總和比特S傳送到CR加法器的總和輸出端9。
圖5示出了第二排序器件17，在三個第一輸入端24、25、26向其提供排序形式的輸入比特A、B、C，并且在另一輸入端27向其提供要相加的另一輸入比特N。排序器件17具有八個并聯(lián)連接的三態(tài)門或三態(tài)反相器62和五個反相器63，它們?nèi)鐖D5所示彼此連接起來。另外，提供了第一內(nèi)部電源電壓端子VDD和第二內(nèi)部電源電壓端子VSS。下面假設(shè)置位比特處于與第一電源電壓VDD相對應(yīng)的電壓電平，并且非置位比特處于與第二電源電壓VSS對應(yīng)的電平。
圖6a/6b中說明了三態(tài)門62的功能。三態(tài)門62具有輸入端64和輸出端65，并且還具有兩個控制輸入端67、66，它們彼此互補，并且與互補控制信號CK、CKQ連接。相應(yīng)的三態(tài)門62或三態(tài)反相器在其(反相)輸出端65提供三個不同狀態(tài)。如果邏輯H電平(即，與第一電源電壓VDD相同的電平)出現(xiàn)在反相控制輸入端66，并且邏輯L電平(即，與第二電源電壓VSS相同的電平)相應(yīng)地出現(xiàn)在非反相控制輸入端67，則三態(tài)反相器62的輸出端子65是高阻抗，因為該輸出端被兩個互補晶體管68、69從電源電壓VSS、VDD斷開。
三態(tài)反相器62具有兩個第一PMOS晶體管68，它們的可控路徑串聯(lián)連接在第一電源電壓VDD和三態(tài)反相器的輸出端65之間。另外提供了兩個NMOS晶體管69，它們的可控路徑串聯(lián)連接在輸出端65和第二電源電壓VSS之間。可控路徑連接到輸出端65的兩個互補晶體管68、69各自的控制端子連接到反相控制輸入端66(PMOS晶體管68)和非反相控制端子67(NMOS晶體管69)。輸入信號IN被傳送到其他兩個晶體管的兩個其他控制端子，所述輸入信號通過三態(tài)反相器62的輸入端64耦合。
圖6b圖示了相應(yīng)的等效電路圖用于說明所耦合的信號。如果邏輯L電平出現(xiàn)在三態(tài)反相器62的反相控制輸入端66并且相應(yīng)的H電平互補控制信號出現(xiàn)在非反相控制輸入端67，三態(tài)反相器62如常規(guī)的反相器一樣操作。
回到根據(jù)圖5的排序器件，假設(shè)輸入比特A、B、C是預(yù)先排序的形式，即在每種情形中置位比特“向右”(向著第一排序器輸入端24)排序。
如果在另一輸入端27出現(xiàn)的另一輸入比特N處于邏輯H電平，每隔一個三態(tài)反相器62就進(jìn)入其高阻抗?fàn)顟B(tài)。輸入端連接到第一電源電壓VDD的第八三態(tài)反相器62反轉(zhuǎn)電源電壓VDD，以形成邏輯L電平，該邏輯L電平又被連接到第一輸出端28的反相器63反轉(zhuǎn)，并且輸出邏輯H電平的排序比特B0。
于是，如反相器操作的其他三態(tài)反相器62如此連接第一輸入比特A通過三態(tài)反相器62以及一個反相器被傳送到第二排序器輸出端29作為排序比特B1，第二輸入比特B作為第三排序比特B2，并且第三輸入比特C作為第四排序比特B3，它們分別出現(xiàn)在排序器件17的相應(yīng)輸出端29、30、31。因此，如果另一輸入比特N是邏輯H電平，則已經(jīng)以預(yù)先排序方式出現(xiàn)的第一輸入比特A、B、C“向左”移位，并且另一置位比特被設(shè)置為“右手”數(shù)字位(如果N＝1，C、B、A、N)。
如果另一輸入比特N處于邏輯L電平，其通過排序器件17傳送到第四排序器輸出端31，作為第四排序比特B3(如果N＝0，N、C、B、A)。于是，相應(yīng)的排序比特B0、B1、B2、B3在排序器輸出端28、29、30、31總是以按照如下方式排序的形式出現(xiàn)最多只在兩個相鄰輸出28、29、30、31出現(xiàn)不同的邏輯電平。
圖7示出了根據(jù)本發(fā)明的編碼器件18，向其提供了要求和的四個排序比特B0、B1、B2、B3。編碼器件18具有四個編碼器輸入端33、34、35、36以及五個編碼器輸出端37、38、39、40、41。另外，提供了五個或非門70，它們的輸出端分別連接到編碼器件18的編碼器輸出端37、38、39、40、41。向連接到第一排序器輸出端37的或非門70提供第一排序輸入比特B0和第二電源電壓VSS。向連接到第二排序器輸出端38的或非門70提供第二排序輸入比特B1以及反相第一輸入比特B0Q。向連接到第三排序器輸出端39的或非門70提供第三排序輸入比特B2以及反相第二排序輸入比特B1Q。向連接到第四排序器輸出端40的或非門70提供第四排序輸入比特B3以及反相第三排序輸入比特B2Q。向連接到第五排序器輸出端41的或非門70提供第二電源電壓VSS以及反相第四排序輸入比特B3Q。各個反相比特B0Q、B1Q、B2Q、B3Q由反相器63根據(jù)電路布置生成。
圖8示出了根據(jù)圖7的編碼器件18的相應(yīng)真值表。因此，向每個總和值分配了明確的狀態(tài)指示比特N0、N1、N2、N3、N4。作為示例，如果所有排序輸入比特都是置位的，則只有第五狀態(tài)指示比特N4是置位的，而其他狀態(tài)指示比特N0、N1、N2、N3都沒有置位。因此，向第一狀態(tài)指示比特N0分配十進(jìn)制0的總和值，向第二狀態(tài)指示比特N1分配十進(jìn)制1的總和值，向第三狀態(tài)指示比特N2分配十進(jìn)制2的總和值，向第四狀態(tài)指示比特N3分配十進(jìn)制3的總和值，并且向第五狀態(tài)指示比特N4分配十進(jìn)制4的求和結(jié)果，如前所述。
這些狀態(tài)指示比特N0、N1、N2、N3、N4然后有利地用來切換進(jìn)位器件19和求和器件20中的可控路徑。圖9圖示了根據(jù)本發(fā)明的進(jìn)位器件19的方框圖。
該進(jìn)位器件具有用于狀態(tài)指示比特N0、N1、N2、N3、N4的五個輸入端42～46、用于等價進(jìn)位比特C0IN、C1IN、C2IN的三個進(jìn)位輸入端52、53、54以及用于輸出進(jìn)位比特C0OUT、C1OUT、C2OUT的三個進(jìn)位輸出端55、56、57。在這種情形中，第一進(jìn)位邏輯72根據(jù)狀態(tài)指示比特N0、N1、N2、N3、N4、第一輸入進(jìn)位比特C0IN以及第二輸入進(jìn)位比特C1IN，提供第一輸出進(jìn)位比特C0OUT。第二進(jìn)位邏輯73根據(jù)狀態(tài)指示比特N0、N1、N2、N3、N4以及三個輸入進(jìn)位比特C0IN、C1IN、C2IN，提供第二輸出進(jìn)位比特C1OUT。第三進(jìn)位邏輯74根據(jù)狀態(tài)指示比特N0、N1、N2、N3、N4、第二輸入進(jìn)位比特C1IN以及第三輸入進(jìn)位比特C2IN，提供第三輸出進(jìn)位比特C2OUT。
圖10示出了進(jìn)位器件19的相應(yīng)真值表。利用狀態(tài)指示比特N0、N1、N2、N3、N4形式的編碼，要相加的四個輸入比特的可能總和值減少為由N0、N1、N2、N3、N4指示的僅僅五個不同狀態(tài)。因為輸入進(jìn)位比特C0IN、C1IN、C2IN也是以預(yù)先排序的形式出現(xiàn)，即在進(jìn)位輸入端處為三個比特的情形中，可能邏輯狀態(tài)組合從23＝8減少為僅僅四種。總體上，這導(dǎo)致出現(xiàn)5×4＝20種狀態(tài)指示和輸入進(jìn)位比特的組合。相應(yīng)的輸出進(jìn)位比特C0OUT、C1OUT、C2OUT在進(jìn)位輸出端55、56、57處也是按照如下方式以預(yù)先排序的方式出現(xiàn)在每種情形中，相同的邏輯電平出現(xiàn)在兩個相鄰進(jìn)位輸出端55、56、57處。
圖11示出了第一進(jìn)位邏輯72的電路布置。提供了用于第一輸入進(jìn)位比特C0IN的第一輸入端75以及用于第二輸入進(jìn)位比特C1IN的第二輸入端76。第一進(jìn)位邏輯72具有用于第一輸出進(jìn)位比特C0OUT的輸出端77。另外，三態(tài)反相器62和NMOS晶體管69以及另一反相器63如圖11所示彼此連接起來。還向第一進(jìn)位邏輯72提供五個狀態(tài)指示比特N0、N1、N2、N3、N4以及N0Q和N1Q(圖11中相應(yīng)的反相狀態(tài)指示比特)。反相信號例如可以由反相器生成。在每種情形中，可靠開關(guān)或晶體管的最多兩個可控路徑出現(xiàn)在進(jìn)位輸出端77和內(nèi)部電源電壓端子VSS之間。尤其在考慮到三態(tài)反相器62中保持可用的PMOS和NMOS晶體管時，這也是正確的。因此，第一進(jìn)位邏輯72的進(jìn)位輸入端75、76和進(jìn)位輸出端77之間的邏輯門的數(shù)目極小，由此非常迅速地穿過進(jìn)位路徑。
圖12圖示了第二進(jìn)位邏輯73的電路布置。第二進(jìn)位邏輯73具有用于三個輸入進(jìn)位比特C0IN、C1IN、C2IN的第一、第二和第三進(jìn)位輸入端78、79、80以及用于第二輸出進(jìn)位比特C1OIT的輸出端。另外，向第二進(jìn)位邏輯73提供狀態(tài)指示比特N0、N1、N2、N3、N4以及代表相應(yīng)反相信號的信號N1Q、N2Q、N3Q、N0Q，這些反相信號例如可以由反相器生成。提供了三個三態(tài)反相器62、PMOS晶體管68和NMOS晶體管69以及反相器63，它們?nèi)鐖D12所示彼此連接起來。如針對圖11中的第一進(jìn)位邏輯72已經(jīng)指出的那樣，只有少數(shù)邏輯門處于進(jìn)位輸入端78、79、80和進(jìn)位輸出端81之間，由此極其迅速地穿過關(guān)鍵路徑。
圖13圖示了第三進(jìn)位邏輯74的電路布置。第三進(jìn)位邏輯74具有用于第二和第三輸入進(jìn)位比特C1IN、C2IN的第一和第二進(jìn)位輸入端82、83以及用于第三輸出進(jìn)位比特C2OUT的輸出端84。另外，向第三進(jìn)位邏輯74提供狀態(tài)指示比特N0、N1、N2、N3、N4以及代表各個反相信號的信號N0Q、N1Q、N2Q、N3Q、N4Q，這些反相信號例如可以由反相器生成。第三進(jìn)位邏輯具有兩個三態(tài)反相器62、三個PMOS晶體管68以及反相器63，它們?nèi)鐖D13所示彼此連接起來。在第三進(jìn)位邏輯74的情形中，進(jìn)位輸出端84和進(jìn)位輸入端82、83之間的進(jìn)位路徑同樣具有極少的邏輯門。尤其由于如下事實根據(jù)本發(fā)明，首先生成用來切換進(jìn)位邏輯72、73、74中使用的晶體管的狀態(tài)指示比特N0、N1、N2、N3、N4，因此可控路徑或邏輯門的極少數(shù)目是可能的。
圖14圖示了求和器件20的方框圖。求和器件20具有用于輸入進(jìn)位比特C0IN、C1IN、C2IN的三個進(jìn)位輸入端58、59、60、用于狀態(tài)指示比特N0、N1、N2、N3、N4的五個輸入端47～51以及用于輸出總和比特S的總和輸出端61。求和器件20另外具有用于提供排序比特CY0、CY1、CY2、CY3的排序邏輯85以及用于根據(jù)排序比特CY0、CY1、CY2、CY3和五個狀態(tài)指示比特N0、N1、N2、N3、N4或它們的反相信號(可以由反相器生成)生成總和比特S的求和邏輯86。
圖15圖示了求和器件20的相應(yīng)真值表。再一次，由狀態(tài)指示比特N0、N1、N2、N3、N4表征五個可能狀態(tài)，并且由排序輸入進(jìn)位比特C0IN、C1IN、C2IN表征四個可能狀態(tài)，由此可能存在總共20種狀態(tài)指示和輸入進(jìn)位比特的不同輸入組合。
圖16示出了排序邏輯85的示意電路布置。向排序邏輯85提供三個輸入進(jìn)位比特C0IN、C1IN、C2IN，其利用所圖示的反相器63、或非門70和與非門87，根據(jù)圖16所示的連接生成排序比特CY0、CY1、CY2、CY3。各個反相信號或比特由CY0Q、CY1Q、CY2Q、CY3Q表示。
圖17圖示了求和邏輯86的電路布置，其根據(jù)排序邏輯85所提供的排序比特CY0、CY1、CY2、CY3以及狀態(tài)指示比特N0、N1、N2、N3、N4生成總和比特S。求和邏輯86具有多個PMOS晶體管68以及多個互補NMOS晶體管69，它們?nèi)鐖D17所示彼此連接起來。在每種情形中，最多只有晶體管68、69的兩個可控路徑處于求和器件或者求和邏輯86的總和輸出端61與內(nèi)部電源電壓端子VDD、VSS之間。
因此，本發(fā)明提供了極其快速的逐位進(jìn)位加法器，其在進(jìn)位路徑中只具有極少數(shù)目的邏輯門，由此尤其適于用在由根據(jù)本發(fā)明的逐位進(jìn)位加法器構(gòu)成輸出級的加法裝置中。利用根據(jù)本發(fā)明的4比特逐位進(jìn)位加法器，根據(jù)來自下一較低有效性的進(jìn)位比特來計算各個總和比特是極其快速的。
權(quán)利要求
1.一種逐位進(jìn)位加法器(1)，具有a)四個求和輸入端(2、3、4、5)，用于接收有效性為w的要進(jìn)行求和的四個輸入比特(A、B、C、N)；b)三個進(jìn)位輸入端(6、7、8)，用于接收有效性為w的三個輸入進(jìn)位比特(C0IN、C1IN、C2IN)；c)總和輸出端，用于輸出有效性為w的輸出總和比特(S)；以及d)三個進(jìn)位輸出端(10、11、12)，用于輸出有效性為2w的三個輸出進(jìn)位比特(C0OUT、C1OUT、C2OUT)。
2.根據(jù)權(quán)利要求1所述的逐位進(jìn)位加法器(1)，其特征在于，在每種情形中，要進(jìn)行求和的輸入比特(A、B、C、N)以按照如下方式預(yù)先排序的形式出現(xiàn)在求和輸入端(2、3、4、5)最多在兩個相鄰求和輸入端(2、3、4、5)處出現(xiàn)不同的邏輯電平。
3.根據(jù)權(quán)利要求1或2所述的逐位進(jìn)位加法器(1)，其特征在于，輸入進(jìn)位比特(C0IN、C1IN、C2IN)以按照如下方式預(yù)先排序的形式出現(xiàn)在進(jìn)位輸入端(6、7、8)至少在兩個相鄰進(jìn)位輸入端(6、7、8)出現(xiàn)相同的邏輯電平。
4.根據(jù)前述至少一項權(quán)利要求所述的逐位進(jìn)位加法器(1)，其特征在于，輸出進(jìn)位比特(C0OUT、C1OUT、C2OUT)以按照如下方式排序的形式出現(xiàn)在進(jìn)位輸出端(10、11、12)至少在兩個相鄰進(jìn)位輸出端(10、11、12)出現(xiàn)相同的邏輯電平。
5.根據(jù)前述至少一項權(quán)利要求所述的逐位進(jìn)位加法器(1)，其特征在于，提供進(jìn)位排序器件，用于接收在進(jìn)位輸入端(6、7、8)出現(xiàn)的輸入進(jìn)位比特(C0IN、C1IN、C2IN)，并且在進(jìn)位排序器輸出端輸出按照如下方式排序的所述比特至少在兩個相鄰進(jìn)位排序器輸出端出現(xiàn)相同的邏輯電平。
6.根據(jù)前述至少一項權(quán)利要求所述的逐位進(jìn)位加法器(1)，其特征在于，要進(jìn)行求和的各個輸入比特(A、B、C)以按照如下方式預(yù)先排序的形式出現(xiàn)在三個第一求和輸入端(2、3、4)相同的邏輯電平出現(xiàn)在第一求和輸入端(2、3、4)中至少兩個相鄰輸入端，并且要進(jìn)行求和的另一輸入比特(N)出現(xiàn)在另一求和輸入端(5)。
7.根據(jù)權(quán)利要求6所述的逐位進(jìn)位加法器(1)，其特征在于，提供排序器件(32)，用于接收在求和輸入端(2、3、4、5)出現(xiàn)的要進(jìn)行求和的輸入比特(X、Y、Z、N)，并且在排序器輸出端(28、29、30、31)輸出按照如下方式排序的所述比特最多兩個相鄰排序器輸出端(28、29、30、31)出現(xiàn)不同的邏輯電平。
8.根據(jù)前述至少一項權(quán)利要求所述的逐位進(jìn)位加法器(1)，其特征在于，提供編碼器件(18)，其具有編碼器輸入端(33、34、35、36)，用于接收要相加的輸入比特(A、B、C、N)，并且具有五個編碼器輸出端(37、38、39、40、41)，在每種情形中的狀態(tài)指示比特(N0、N1、N2、N3、N4)出現(xiàn)在編碼器輸出端(37、38、39、40、41)。
9.根據(jù)權(quán)利要求7和8所述的逐位進(jìn)位加法器(1)，其特征在于，排序器件(32)和編碼器件(18)被實現(xiàn)為集成的排序-編碼裝置(88)。
10.根據(jù)權(quán)利要求8或9所述的逐位進(jìn)位加法器(1)，其特征在于，在每種情形中，狀態(tài)指示比特(N0、N1、N2、N3、N4)中只有一個是置位的，每個狀態(tài)指示比特(N0、N1、N2、N3、N4)被分配給要進(jìn)行求和的四個輸入比特(A、B、C、N)的求和結(jié)果。
11.根據(jù)權(quán)利要求8、9或10之一所述的逐位進(jìn)位加法器(1)，其特征在于，提供求和器件(20)，其根據(jù)狀態(tài)指示比特(N0、N1、N2、N3、N4)和輸入進(jìn)位比特(C0IN、C 1IN、C2IN)提供輸出總和比特(S)。
12.根據(jù)權(quán)利要求8～10中至少一項所述的逐位進(jìn)位加法器(1)，其特征在于，提供進(jìn)位器件(19)，用于接收輸入進(jìn)位比特(C0IN、C1IN、C2IN)，并且將輸出進(jìn)位比特(C0OUT、C1OUT、C2OUT)輸出，該進(jìn)位器件根據(jù)狀態(tài)指示比特(N0、N1、N2、N3、N4)和輸入進(jìn)位比特(C0IN、C1IN、C2IN)提供輸出進(jìn)位比特(C0OUT、C1OUT、C2OUT)。
13.根據(jù)權(quán)利要求8～11中至少一項所述的逐位進(jìn)位加法器(1)，其特征在于，在每種情形中，狀態(tài)指示比特(N0、N1、N2、N3、N4)控制具有控制端子的可控開關(guān)(62、68、69)以及進(jìn)位器件(19)的可控路徑。
14.根據(jù)前述至少一項權(quán)利要求所述的逐位進(jìn)位加法器(1)，其特征在于，可控開關(guān)(62、68、69)的最多兩個可控路徑處于各個進(jìn)位輸出端(55、56、57)和電源電壓端子(VDD、VSS)之間。
15.一種加法裝置(13)，用于對多個比特組(BS、BS’、BS”)求和，其中每個比特組具有有效性同為w的比特，不同比特組(BS、BS’、BS”)的比特具有不同的有效性，并且a)向每個比特組(BS、BS’、BS”)分配進(jìn)位保存加法器(14、14’、14”)，用于對各個比特組的比特求和，并且輸出各個比特組(BS、BS’、BS”)的有效性為w的中間總和比特(N、N’、N”)以及分別具有下一較高有效性2w的至少兩個中間進(jìn)位比特(A、B、C、A’、B’、C’、A、B、C)；b)向至少一個比特組(BS、BS’、BS”)分配逐位進(jìn)位加法器(1、1’、1”)，用于考慮有效性為w的至少兩個進(jìn)位比特(C0IN、C1IN、C2IN)，對有效性為w的各個中間總和比特(N、N’、N”)以及具有下一較低有效性w/2的各個比特組(BS、BS’、BS”)的有效性為w的至少兩個中間進(jìn)位比特(A、B、C、A’、B’、C’、A、B、C)求和，其中進(jìn)位比特(C0IN、C1IN、C2IN)是在對具有較低有效性的比特組(BS、BS’、BS”)求和時獲得的，作為輸入進(jìn)位比特，并且輸出具有各自比特組(BS)的有效性w的比特組總和比特(S)以及分別具有下一較高有效性2w的至少兩個進(jìn)位比特(C0OUT、C1OUT、C2OUT)，作為輸出進(jìn)位比特(C0OUT、C1OUT、C2OUT)。
16.根據(jù)權(quán)利要求15所述的加法裝置(13)，其特征在于，至少一個進(jìn)位保存加法器(14、14’、14”)被設(shè)計為七比特加法器，并且輸出各自的有效性為w的中間總和比特(N、N’、N”)以及有效性為2w的三個中間進(jìn)位比特(A、B、C、A’、B’、C’、A、B、C)。
17.根據(jù)權(quán)利要求15或16至少一項所述的加法裝置(13)，其特征在于，根據(jù)前述權(quán)利要求1～14之一來設(shè)計至少一個逐位進(jìn)位加法器(1、1’、1”)。
18.根據(jù)權(quán)利要求15～17中至少一項所述的加法裝置(13)，其特征在于，向分配給具有第二最低有效性的比特組(BS、BS’、BS”)的逐位進(jìn)位加法器(1、1’、1”)提供分配給最低有效性的進(jìn)位保存加法器的中間進(jìn)位比特(A、B、C、A’、B’、C’、A、B、C)，作為輸入進(jìn)位比特(C0IN、C1IN、C2IN)。
19.根據(jù)權(quán)利要求15～18中至少一項所述的加法裝置(13)，其特征在于，在分配給具有最低有效性的比特組(BS、BS’、BS”)的逐位進(jìn)位加法器(1、1’、1”)的進(jìn)位輸入端(6、7、8)與分配給具有最高有效性的比特組(BS、BS’、BS”)的逐位進(jìn)位加法器(1、1’、1”)的進(jìn)位輸出端(10、11、12)之間的信號路徑中，邏輯門的數(shù)目最多是不同有效性的數(shù)目的兩倍。
全文摘要
逐位進(jìn)位加法器具有四個求和輸入端，用于接收有效性為w的要進(jìn)行求和的四個輸入比特；三個進(jìn)位輸入端，用于接收有效性為w的三個輸入進(jìn)位比特；總和輸出端，用于輸出有效性為w的輸出總和比特；以及三個進(jìn)位輸出端，用于輸出有效性為2w的三個輸出進(jìn)位比特。
文檔編號G06F7/60GK1834897SQ20061006788
公開日2006年9月20日 申請日期2006年3月14日 優(yōu)先權(quán)日2005年3月14日
發(fā)明者若埃爾·哈徹, 溫弗里德·坎普 申請人:印芬龍科技股份有限公司