專利名稱：時(shí)鐘控制單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一時(shí)鐘控制單元，透過該時(shí)鐘控制單元，處于未定義電壓范圍內(nèi)的信號(hào)得以在不使該時(shí)鐘控制單元產(chǎn)生并行電流的情況下應(yīng)用。
背景技術(shù)：
集成電路上的集成密度，也就是說集成電路上所使用組件的數(shù)目與密集程度在半導(dǎo)體技術(shù)中已增加到一更大的程度。除此之外，漏電流的程度也隨著新的半導(dǎo)體技術(shù)的發(fā)展而增加到更大的程度。為了限制這樣的功率消耗以及集成電路上所產(chǎn)生的熱能，勢(shì)必需要采取一些策略來限制集成電路的功率消耗。
為了達(dá)到這個(gè)目的，公知的方法是透過將暫時(shí)沒有用到的集成電路的一區(qū)域中、寄存器組(register banks)中或區(qū)塊中的時(shí)鐘信號(hào)予以遮蔽或關(guān)閉，以為了降低或暫時(shí)地抑制切換動(dòng)作以及在這些未使用的區(qū)塊中與該切換動(dòng)作相關(guān)聯(lián)的切換電流。原則上，一簡(jiǎn)單的“與”門(ANDgate)(具一逆變器的“與非”門(NAND gate))以足以達(dá)成這個(gè)目的，藉由這個(gè)方法實(shí)施到一第一輸入的一時(shí)鐘信號(hào)可以藉由實(shí)施到一第二輸入的一使能信號(hào)(enable signal)而遮蔽。然而，所述的使能信號(hào)與該時(shí)鐘信號(hào)并不同步，因此，當(dāng)該時(shí)鐘信號(hào)被使能而且遮蔽之后，該使能信號(hào)的切換通常會(huì)導(dǎo)致在該“與”門(AND gate)輸出端的時(shí)鐘信號(hào)發(fā)生額外的短暫電磁波干擾(glitches)。
如圖1所示的一時(shí)鐘控制單元(門控時(shí)鐘單元)是公知的一種用來使所述的時(shí)鐘信號(hào)的使能與遮蔽同步化的裝置。如圖中所示，該時(shí)鐘控制單元的輸出級(jí)1包含一NAND門NAND以及一逆變器11，該輸出級(jí)1之前則是連接一支配組件(鎖存器(latch))2，用以使未同步化的使能信號(hào)EN與輸入時(shí)鐘信號(hào)CLK1同步化。來自該鎖存器2的輸出信號(hào)只有在輸入時(shí)鐘信號(hào)CLK1假設(shè)的邏輯值為0時(shí)才會(huì)改變其數(shù)值。在這個(gè)時(shí)候，來自該輸出級(jí)1的輸出信號(hào)，即使是當(dāng)來自鎖存器2的輸出信號(hào)發(fā)生改變時(shí)也會(huì)維持在邏輯上的程度0，而且不會(huì)有額外的短暫電磁波干擾(glitches)在輸出時(shí)鐘信號(hào)CLK2中發(fā)生。
尤其是近期的發(fā)展都是意圖使能夠具有關(guān)閉供應(yīng)電壓的能力或使供應(yīng)電壓符合所需要的瞬時(shí)電壓，以對(duì)應(yīng)該區(qū)塊的瞬時(shí)任務(wù)，也就是說在平常時(shí)間減少這些暫時(shí)不會(huì)使用到的面積及/或區(qū)塊的操作。
任何在一區(qū)塊上供應(yīng)電壓的改變都會(huì)導(dǎo)致這個(gè)區(qū)塊內(nèi)的邏輯值的電壓等級(jí)的改變，因?yàn)殡妷旱燃?jí)通常是定義為供應(yīng)電壓的函數(shù)。一般來說，邏輯值為1的電壓等級(jí)相當(dāng)于供應(yīng)電壓而邏輯值為0的電壓等級(jí)則相當(dāng)于接地。
在這個(gè)情況下，不同區(qū)塊的供應(yīng)電壓都是彼此不同的或者是能夠獨(dú)立關(guān)閉的。因此，舉例來說，在彼此相互連接的區(qū)塊上，相等的邏輯信號(hào)代表不同的電壓等級(jí)。因此，在一般的情況下，一區(qū)塊的邏輯信號(hào)值的電壓等級(jí)代表各別的其它區(qū)塊的未定義信號(hào)值。除此之外，代表邏輯信號(hào)值1的電壓在一區(qū)塊關(guān)閉之后只會(huì)緩慢地降低，而因此在這個(gè)時(shí)間區(qū)間內(nèi)形成一鄰近區(qū)塊的未定義邏輯信號(hào)。這樣可以造成在鄰近的區(qū)塊上產(chǎn)生與大量個(gè)功率消耗及大量的熱能產(chǎn)生的非常高的并行或短路電流發(fā)生。尤其是在邏輯CMOS電路上，所述的并行電流只有當(dāng)輸入信號(hào)的電壓等級(jí)超出某一介于邏輯信號(hào)值的電壓等級(jí)間的特定電壓范圍外時(shí)才會(huì)消失。
本發(fā)明的目的在于提供一時(shí)鐘控制單元，以使得未定義的邏輯信號(hào)值可以在該時(shí)鐘控制單元內(nèi)不產(chǎn)生并行電流的情況下應(yīng)用，尤其是在所述的時(shí)鐘信號(hào)上避免額外的短暫電磁波干擾(glitches)。

發(fā)明內(nèi)容
本發(fā)明所根據(jù)的目標(biāo)是由獨(dú)立權(quán)利要求所述的特征來完成。其它的優(yōu)勢(shì)發(fā)展與改善方案則在從屬的權(quán)利要求中加以詳述。
根據(jù)本發(fā)明用于從一輸入時(shí)鐘信號(hào)中產(chǎn)生一輸出時(shí)鐘信號(hào)的時(shí)鐘控制單元中，其具有一支配組件，用以從一輸入使能信號(hào)中產(chǎn)生一控制使能信號(hào)，以及具有一輸出級(jí)，用以從輸入的時(shí)鐘信號(hào)與控制使能信號(hào)中產(chǎn)生輸出時(shí)鐘信號(hào)。在進(jìn)入該支配組件之前，連接了信號(hào)電平轉(zhuǎn)換器，該信號(hào)電平轉(zhuǎn)換器設(shè)計(jì)成使其轉(zhuǎn)換一輸入信號(hào)到一輸出信號(hào)，而且該輸入時(shí)鐘信號(hào)即為該信號(hào)電平轉(zhuǎn)換器的輸入信號(hào)。在這個(gè)情況下，從該信號(hào)電平轉(zhuǎn)換器所輸出的輸出信號(hào)具有預(yù)定的信號(hào)電平，也就是說在任何給定的時(shí)間里，其假設(shè)可允許信號(hào)等的一經(jīng)過定義的組其中之一。
尤其是，所述的信號(hào)電平轉(zhuǎn)換器在這個(gè)情況下將具可能未經(jīng)定義信號(hào)電平的信號(hào)轉(zhuǎn)換成定義信號(hào)電平。因此，定義信號(hào)電平無時(shí)無刻都應(yīng)用到該支配組件。因此，在該支配組件內(nèi)的并行電流可以因而受到抑制。
在目前為止所知的時(shí)鐘控制單元中，當(dāng)具有未定義電壓等級(jí)的輸入時(shí)鐘信號(hào)施加時(shí)，并行或短路電流可以流過至少該支配組件的輸入端。而在根據(jù)本發(fā)明的時(shí)鐘控制單元中，上述的結(jié)果可以藉由信號(hào)電平轉(zhuǎn)換器的提供而加以避免。尤其是，這樣的設(shè)計(jì)對(duì)于當(dāng)一集成電路的一時(shí)鐘路徑流經(jīng)不同的區(qū)塊時(shí)的情況，以及該集成電路的不同區(qū)決藉由不同的供應(yīng)電壓源來操作或切換時(shí)的情況特別具有優(yōu)勢(shì)。
根據(jù)本發(fā)明的時(shí)鐘控制單元的一較佳具體實(shí)施例，該信號(hào)電平轉(zhuǎn)換器具有一可控制單元，用以抑制該并行電流。所述的單元是設(shè)計(jì)來視情況需要以抑制在該信號(hào)電平轉(zhuǎn)換器內(nèi)的并行電流。
所述用來抑制并行電流的裝置為該信號(hào)電平轉(zhuǎn)換器的一部份，或者通常是一邏輯電路的一部份，而且是藉由一控制信號(hào)所控制。假如所述用以抑制平行電流的裝置以一適當(dāng)?shù)姆绞絹眚?qū)動(dòng)的話，則該邏輯電路的輸入信號(hào)可以假設(shè)成任何想要的電壓等級(jí)，包含未定義的電壓等級(jí)，而不會(huì)在邏輯電路中造成并行電流。
根據(jù)本發(fā)明的時(shí)鐘控制單元的另一個(gè)較佳具體實(shí)施例中，所述的這個(gè)時(shí)鐘控制單元包含一輸入級(jí)，該輸入級(jí)包含該信號(hào)電平轉(zhuǎn)換器與一控制單元。該控制單元在這個(gè)實(shí)施例中是用來控制所述以該輸入使能信號(hào)的函數(shù)來抑制在該信號(hào)電平轉(zhuǎn)換器內(nèi)并流電流的單元。
當(dāng)該時(shí)鐘控制單元藉由輸入使能信號(hào)關(guān)閉時(shí)，則在輸入級(jí)的控制單元產(chǎn)生一適當(dāng)?shù)目刂菩盘?hào)給所述用來抑制在該信號(hào)電平轉(zhuǎn)換器內(nèi)并流電流的單元。在該信號(hào)電平轉(zhuǎn)換器中的輸入信號(hào)可以假設(shè)成任何想要的電壓等級(jí)而不會(huì)在該信號(hào)電平轉(zhuǎn)換器中產(chǎn)生并行電流。
在本發(fā)明的時(shí)鐘控制單元的另一個(gè)較佳具體實(shí)施例中，所述的控制單元額外控制該以控制使能信號(hào)的函數(shù)而抑制在信號(hào)電平轉(zhuǎn)換器中的并行電流的單元。
這樣確保了來自信號(hào)電平轉(zhuǎn)換器輸出信號(hào)的任何改變得以與輸入的時(shí)鐘信號(hào)同步化，以使得能夠避免在輸出的時(shí)鐘信號(hào)中避免額外的的短暫電磁波干擾。
所述包含至少一額外邏輯電路的輸出級(jí)較佳者具有另一單元，用以抑制該輸出級(jí)內(nèi)的并行電流。
這樣也允許未定義的信號(hào)電平，例如特別是這些可能發(fā)生在輸入時(shí)鐘信號(hào)上的信號(hào)電平，得以應(yīng)用到所述的輸出級(jí)而不會(huì)在該輸出級(jí)中引起并行電流。在這個(gè)具體實(shí)施例中，所述用來抑制輸出級(jí)中并行電流的單元較佳者為該輸出級(jí)的輸入端一邏輯電路的一部份。
在本發(fā)明的時(shí)鐘控制單元的另一個(gè)較佳具體實(shí)施例中，該時(shí)鐘控制單元提供該輸入時(shí)鐘信號(hào)專屬地提供到這些具有一用以抑制并行電流單元的邏輯電路。
這樣的方法確保了并行電流在整個(gè)根據(jù)本發(fā)明的時(shí)鐘控制單元中都受到抑制，尤其是當(dāng)未定的的電壓等級(jí)發(fā)生于輸入時(shí)鐘信號(hào)時(shí)。
在本發(fā)明的時(shí)鐘控制單元的另一個(gè)較佳具體實(shí)施例中，在每一情況下用來抑制并行電流的單元包含一可控制切換單元，該可控制切換單元可以中斷或避免電流流經(jīng)兩個(gè)共享的固定電動(dòng)勢(shì)之間。在這個(gè)實(shí)施例中，用來提供給該可控制切換單元的一控制信號(hào)控制了該電流通過的中斷與避免，或者是在個(gè)別的邏輯電路中流經(jīng)該切換單元的電流路徑的中斷。所有這些用來抑制這些經(jīng)由本發(fā)明的時(shí)鐘控制單元所提供的并行電流的單元較佳者就像是一可控制切換單元的形式。
所述的切換單元因此抑制了任何可能流過一邏輯電路上兩個(gè)電動(dòng)勢(shì)間的任何可能電流。假如所述的電流路徑中斷時(shí)，則輸入到該邏輯電路的輸入信號(hào)可以假設(shè)成任何想要的電壓等級(jí)，包含未定義的電壓等級(jí)，而不會(huì)在邏輯電路上造成并行電流。
所述的兩個(gè)共享固定電動(dòng)勢(shì)可以是，例如接地電動(dòng)勢(shì)以及供應(yīng)該邏輯電路的供應(yīng)電壓電動(dòng)勢(shì)。
在具有一裝置用以抑制并行電流的邏輯電路上，所有的電流路徑，也就是說一電流可以從邏輯電路的第一共享固定電動(dòng)勢(shì)，尤其是邏輯電路的供應(yīng)電動(dòng)勢(shì)，流到第二共享固定電動(dòng)勢(shì)，尤其是該接地電動(dòng)勢(shì)的所有可行路徑，通過該切換單元。因此，在所有的電流路徑上，所述的切換單元與個(gè)別的電流路徑上的其它組件串行連接。因此，這個(gè)切換單元中斷了在所有電流路徑上的電流，而且可以中斷所有在邏輯電路上從供應(yīng)電動(dòng)勢(shì)流到接地電動(dòng)勢(shì)的所有電流。在這個(gè)實(shí)施例中，所述的切換單元具有至少一切換組件或一開關(guān)，例如，一切換放大器。假如該切換單元具有兩個(gè)或更多個(gè)切換單元，那么較佳者這些切換單元都是在同一時(shí)間進(jìn)行切換。在最簡(jiǎn)單的例子中，所述的切換單元包含一個(gè)而且只有一個(gè)切換組件，例如一切放大器，透過這個(gè)切換組件，在邏輯電路上的所有電流路徑都會(huì)流經(jīng)其上。這確保了所有電流路徑的中斷，因而可能的并行或短路電流得以受到抑制。
除此之外，當(dāng)用以抑制并行電流單元的控制信號(hào)引起其切換單元中斷所有電流路徑時(shí)，在邏輯電路上的輸出信號(hào)是固定的。在這個(gè)例子中，邏輯輸入信號(hào)對(duì)于來自邏輯電路輸出信號(hào)不會(huì)有影響。這樣最小化切換的操作以及在邏輯電路上及在電路組件下游與它們相關(guān)聯(lián)的切換電流。因此，所述的控制信號(hào)即代表比邏輯輸入信號(hào)更高等級(jí)的信號(hào)。尤其是，在這個(gè)實(shí)施例中，來自邏輯電路的輸出信號(hào)具有一經(jīng)過定義的信號(hào)電平。
具有用來抑制并行電流單元的邏輯電路可以一特別簡(jiǎn)單的形式來形成，例如一“與非”門(NAND)或“或非”門(NOR)。這允許了一特別簡(jiǎn)單的邏輯電路組態(tài)。在這個(gè)實(shí)施例中，用來抑制并行電流的裝置包含一第一串行排列的切換開關(guān)。所述的控制信號(hào)隨后形成門的一輸入信號(hào)，尤其是控制第一串協(xié)排列切換開關(guān)的晶體管。
當(dāng)一“與非”門用來抑制并行電流時(shí)，所述的控制信號(hào)或其中一個(gè)邏輯輸入信號(hào)設(shè)定成邏輯上的0。因此，在“與非”門內(nèi)所有的電流路徑都會(huì)被中斷，而并行或短路電流可以受到抑制。所述的邏輯輸出信號(hào)假設(shè)邏輯值1，與其它邏輯輸入信號(hào)可能的未定義電壓等級(jí)無關(guān)。
在一“或非”門用來作為抑制并行電流的實(shí)施例中，所述的控制信號(hào)或其中一個(gè)邏輯輸入信號(hào)設(shè)定為邏輯上的1。因此所有在“或非”門上的所有電流路徑都會(huì)中斷，而并行或短路電流也會(huì)受到抑制。所述的邏輯輸出信號(hào)假設(shè)成邏輯上的0，與其它邏輯輸入信號(hào)可能的未定義電壓等級(jí)無關(guān)。
根據(jù)本發(fā)明的時(shí)鐘控制單元的一較佳具體實(shí)施例，所產(chǎn)生的輸出時(shí)鐘信號(hào)具有與輸入時(shí)鐘信號(hào)專屬同步化的短暫電磁波干擾。所述的輸出時(shí)鐘信號(hào)是由輸入時(shí)鐘信號(hào)中推導(dǎo)出來，而且所述的輸出時(shí)鐘信號(hào)以一輸入時(shí)鐘信號(hào)的函數(shù)來進(jìn)行開關(guān)的切換，而且與其同步化。假如想要發(fā)出一輸出時(shí)鐘信號(hào)，在最簡(jiǎn)單的實(shí)施例中，所述的輸入時(shí)鐘信號(hào)基本上是直接用來作為輸出時(shí)鐘信號(hào)。假如不想要發(fā)出任何輸出時(shí)鐘信號(hào)，根據(jù)本發(fā)明所述的時(shí)鐘控制單元?jiǎng)t維持在一固定的信號(hào)電平。因此，在打開狀態(tài)到關(guān)閉狀態(tài)以及相反過程中改變的進(jìn)行使得該輸出時(shí)鐘信號(hào)相較于輸入時(shí)鐘信號(hào)不具有更多的短暫電磁波干擾。假如所述的輸出時(shí)鐘信號(hào)是偶爾關(guān)閉的話，則該輸入時(shí)鐘信號(hào)可能假設(shè)成任何想要的電壓等級(jí)而不使根據(jù)本發(fā)明的時(shí)鐘控制單元中引起并行電流。
尤其是，當(dāng)所述的輸入使能信號(hào)關(guān)閉該時(shí)鐘控制單元與時(shí)鐘時(shí)，所述的輸出時(shí)鐘信號(hào)在輸入時(shí)鐘信號(hào)的最近的下一個(gè)短暫電磁波干擾假設(shè)成一固定信號(hào)電平。
根據(jù)本發(fā)明的時(shí)鐘控制信號(hào)提供了一對(duì)應(yīng)于傳統(tǒng)的時(shí)鐘控制信號(hào)的功能。除此之外，也提供了在根據(jù)本發(fā)明的時(shí)鐘控制單元的邏輯電路中不會(huì)有并行或短路電流發(fā)生的優(yōu)勢(shì)，尤其是具未定義等級(jí)的時(shí)鐘信號(hào)提供的時(shí)候。
為了在時(shí)鐘路徑上避免額外的短暫電磁波干擾，所述的時(shí)鐘信號(hào)與在輸入及輸出級(jí)的時(shí)鐘信號(hào)同步關(guān)閉。相反的，該輸入級(jí)則是異步的打開以使得內(nèi)部電路時(shí)鐘以及控制信號(hào)仍然可用于支配組件。所述的輸出級(jí)以一與輸入時(shí)鐘信號(hào)的同步機(jī)制來使能。這樣的方法以該輸入及來加以確保。


本發(fā)明的具體實(shí)施方式
將參照下列的圖式加以詳細(xì)說明，其中圖1表示根據(jù)公知技術(shù)中的一種時(shí)鐘控制單元；圖2(A)表示一使用CMOS技術(shù)的一“與非”門(NAND)作為具抑制并行電流裝置的一邏輯電路的第一具體實(shí)施例；圖2(B)表示一使用CMOS技術(shù)的一“或非”門(NOR)作為具抑制并行電流裝置的一邏輯電路的第二具體實(shí)施例；以及圖3表示根據(jù)本發(fā)明的時(shí)鐘控制單元的一較佳具體實(shí)施例。
具體實(shí)施例方式
圖2(A)表示具抑制并行電流裝置的一邏輯電路的第一具體實(shí)施例，其中該邏輯電路是以使用CMOS技術(shù)的“與非”門(NAND)的形式來表示。雖然所說明的NAND柵具有兩個(gè)輸入X1與X2，本發(fā)明也可以應(yīng)用到具有任何想要的輸入數(shù)的NAND門。所述的NAND門包含并行連接的PMOS晶體管P1與P2，以及串行連接的NMOS晶體管N1與N2。所述的NAND柵具有兩個(gè)電流路徑。第一電流路徑包含晶體管P1、N1與N2。第二電流路徑則包含晶體管P2、N1與N2。所有通過該NAND門的電流路徑因此都通過兩個(gè)NMOS晶體管N1與N2。所述用來抑制并行電流的裝置是由兩個(gè)NMOS晶體管N1與N2其中之一所形成。
下面的說明內(nèi)容中將假設(shè)所述的第二NMOS晶體管N2代表所述用以抑制并行電流的裝置。假如一邏輯上的0應(yīng)用到該輸入X2，則在該NAND柵上的電流路徑即為一開路。并行電流，也就是說，介于供應(yīng)電動(dòng)勢(shì)VDD與接地電動(dòng)勢(shì)VSS間的電流因此可以無論輸入端X1的電壓等級(jí)而不流過。只要一邏輯0應(yīng)用到該輸入X2，一邏輯1則會(huì)不斷地在該NAND柵的輸出Y上產(chǎn)生。
圖2(B)為一“或非”門(NOR)用來表示具抑制并行電流裝置的一邏輯電路的第二具體實(shí)施例。在這個(gè)實(shí)施例中，通過該NOR門的電流路徑可能藉由串行連接的PMOS晶體管P1與P2所中斷，例如藉由輸入信號(hào)X2所控制的PMOS晶體管P2所中斷。當(dāng)一邏輯1應(yīng)用到輸入X2時(shí)，所述的PMOS晶體管P2則打開而且任何并行或短路電流無論在輸入X1的電壓等級(jí)都會(huì)中斷。一邏輯0隨后在NOR柵的輸出Y產(chǎn)生。
圖3表示根據(jù)本發(fā)明的時(shí)鐘控制單元的一較佳的具體實(shí)施例。除了一輸入時(shí)鐘信號(hào)CLK1以外，該時(shí)鐘控制單元T接收一未同步化的輸入使能信號(hào)EN，并且產(chǎn)生輸出時(shí)鐘信號(hào)或控制時(shí)鐘信號(hào)CLK2。
所述的時(shí)鐘控制信號(hào)T的設(shè)計(jì)是根據(jù)如圖1所示的時(shí)鐘控制單元的電路所設(shè)計(jì)。因此圖1與圖3中都是使用相等的圖標(biāo)標(biāo)號(hào)來表示。相對(duì)于如圖1所說明的時(shí)鐘控制單元，根據(jù)本發(fā)明所述的時(shí)鐘控制單元T中的支配組件2的上游連接了一輸入級(jí)3。該輸入級(jí)3是由“或非”門(NOR)NOR1與NOR2所形成。所述的”或非”門NOR2的輸入連接到輸入的使能信號(hào)EN以及連接到該支配組件2的輸出Q。該“或非”門NOR2的輸出則連接到“或非”門NOR1的一輸入。該“或非”門NOR1的另一輸入則是傳入該輸入時(shí)鐘信號(hào)CLK1。該“或非”門NOR1的輸出則是連接到該支配組件2的控制輸入EN。
在圖1與圖3所示的時(shí)鐘控制單元間最大的差異點(diǎn)在于都具有抑制并行電流單元的時(shí)鐘控單元T上的“與非”門NAND與該“或非”門NOR1。為了這個(gè)目的，在本發(fā)明的具體實(shí)施例中，所述的“與非”門NAND就如圖2(A)中所述的“與非”門，而所述的“或非”門NOR1則如圖2(B)中所說明的“或非”門一樣。
為了更清楚的了解在下面的內(nèi)容中所要說明的時(shí)鐘控制單元T的操作方法，某些經(jīng)由圖3說明的組件中所產(chǎn)生的信號(hào)在圖式中將以參考符號(hào)來表示。例如，分別由“或非”門NOR1與NOR2的輸出端所產(chǎn)生的信號(hào)分別是信號(hào)A與信號(hào)B。在該支配裝置2的輸出端Q會(huì)產(chǎn)生的可控制使能信號(hào)C。該輸入時(shí)鐘信號(hào)CLK1則是由連接該時(shí)鐘控制單元T上游的組件所產(chǎn)生，而且該上游組件更為一集成電路的一區(qū)塊1的一部份。而該時(shí)鐘控制單元T本身以及連接到該時(shí)鐘控制單元T下游的組件則為集成電路的一區(qū)塊2的一部份。有關(guān)區(qū)塊1與區(qū)塊2的邊界在圖3上是由圖中的虛線來表示。
首先，本發(fā)明的情況為該區(qū)塊2想要輸入來自區(qū)塊1的時(shí)鐘信號(hào)CLK1。該輸入使能信號(hào)EN具有值1。該控制信號(hào)B無論該控制使能信號(hào)值C的任何值都是具有值0。因此，所述的“或非”門NOR1對(duì)于輸入時(shí)鐘信號(hào)CLK1是敏感的，也就是說該“或非”門NOR1反轉(zhuǎn)所述的輸入時(shí)鐘信號(hào)CLK1。該控制信號(hào)A表示支配組件2的控制信號(hào)。當(dāng)該控制信號(hào)A為1時(shí)，也就是說當(dāng)輸入時(shí)鐘信號(hào)CLK1為0時(shí)，該支配組件2實(shí)際上的透明的。所述的控制使能信號(hào)C適應(yīng)來自該輸入使能信號(hào)EN的值1，因而該輸出級(jí)1通過該輸入時(shí)鐘信號(hào)CLK1，因此產(chǎn)生該輸出時(shí)鐘信號(hào)CLK2。
下面的說明是根據(jù)所述的輸出時(shí)鐘信號(hào)CLK2已經(jīng)關(guān)閉的假設(shè)，例如因?yàn)閬碜詤^(qū)塊2以及來自任何連接到其下游的任何區(qū)塊的時(shí)鐘信號(hào)是關(guān)閉的或者是因?yàn)樯嫌蔚膮^(qū)塊1被供應(yīng)一不同的供應(yīng)電壓VDD，例如一較低的供應(yīng)電壓VDD，或者是全部被關(guān)閉。而為了這個(gè)目的，所述的輸入使能信號(hào)EN則切換到0。假如該輸入時(shí)鐘信號(hào)CLK1此時(shí)相當(dāng)于1，則該支配組件2則不為透明的。因此，該控制使能信號(hào)C不會(huì)立即適應(yīng)該輸入使能信號(hào)EN的新值?！盎蚍恰遍TNOR2的輸出端則維持為0，因?yàn)榭刂剖鼓苄盘?hào)C仍然是1。因此，因?yàn)樵摽刂菩盘?hào)B仍是相當(dāng)于0，所述的“或非”門NOR1仍然會(huì)對(duì)該輸入時(shí)鐘信號(hào)CLK1敏感而反轉(zhuǎn)該信號(hào)。該控制信號(hào)A直到該輸入時(shí)鐘信號(hào)CLK1發(fā)生時(shí)鐘的短暫電磁波干擾下降之前都不會(huì)設(shè)定成1，而設(shè)定成1之后，該支配組件2隨后變成透明的。然而，假如該輸入使能信號(hào)EN在輸入時(shí)鐘信號(hào)CLK1本身就為0時(shí)切換成0，那么該支配組件2也是透明的。該控制使能信號(hào)C隨后適應(yīng)新的使能信號(hào)EN值，而且該“或非”門NOR2的兩個(gè)輸入信號(hào)具有0值。因此，所述的控制信號(hào)B變成1，而所述的“或非”門NOR1則對(duì)該輸入時(shí)鐘信號(hào)CLK1具有反應(yīng)。該控制信號(hào)A不管該輸入時(shí)鐘信號(hào)CLK1為何則永久的假設(shè)為0。所述的支配組件2因此對(duì)于輸入使能信號(hào)EN來說也永久不為透明。所述相當(dāng)于0的控制使能信號(hào)C在輸出級(jí)1中應(yīng)用到“與非”門NAND。在輸入級(jí)3的“或非”門NOR1的控制信號(hào)B仍然相當(dāng)于1。因此，所述的電流路徑在輸入時(shí)鐘信號(hào)CLK1所應(yīng)用的邏輯組件NOR1、NAND上都是中斷的。
假如所述的輸入時(shí)鐘信號(hào)CLK1藉由本發(fā)明的時(shí)鐘控制單元所遮蔽時(shí)，則區(qū)塊2的時(shí)鐘輸入對(duì)于該輸入時(shí)鐘信號(hào)CLK1的未定義電壓等級(jí)是反應(yīng)遲鈍的。并行電流以及短路電流是受到抑制的，無論所述的輸入時(shí)鐘信號(hào)CLK1假設(shè)成什么電壓等級(jí)，而且也無論什么電壓等級(jí)供應(yīng)到該區(qū)塊1。
下面的說明是基于區(qū)塊2的時(shí)鐘信號(hào)CLK2再次驅(qū)動(dòng)下的假設(shè)。所述的輸入使能信號(hào)EN設(shè)定成1，而所述的控制信號(hào)B則切換成0。因此，所述的“或非”門NOR1再次對(duì)輸入時(shí)鐘信號(hào)CLK1有所反應(yīng)而且當(dāng)所述的輸入時(shí)鐘信號(hào)CLK1為0或者是在輸入時(shí)鐘信CLK1的下個(gè)短暫電磁波干擾下降時(shí)，所述的支配組件2變成是透明的。所述的控制使能信號(hào)C適應(yīng)該輸入使能信號(hào)EN的新值1，而該輸入時(shí)鐘信號(hào)CLK1通過該輸出級(jí)1以轉(zhuǎn)變成輸出時(shí)鐘信號(hào)CLK2。所述的控制信號(hào)B不隨著該控制使能信號(hào)C的新值而改變，而該“或非”門NOR1仍然維持對(duì)該輸入時(shí)鐘信號(hào)CLK1有反應(yīng)。
根據(jù)本發(fā)明所述的時(shí)鐘控制信號(hào)對(duì)特別有利于當(dāng)一時(shí)鐘路徑通過一些區(qū)塊而且不同的區(qū)塊可能被施以不同的電壓值VDD時(shí)。時(shí)鐘控制單元在本實(shí)施例中較佳者是座落在區(qū)塊的邊界上。
上述的較佳具體實(shí)施例的說明只是本發(fā)明較佳的可行實(shí)施方案。本發(fā)明另外也可能設(shè)計(jì)成使用，例如正反器(flipflop)電路。
權(quán)利要求
1.一種時(shí)鐘控制單元(T)，用以從一輸入時(shí)鐘信號(hào)(CLK1)產(chǎn)生一輸出時(shí)鐘信號(hào)(CLK2)，該時(shí)鐘控制單元具有一支配組件(2)，用以從一輸入使能信號(hào)(EN)產(chǎn)生一控制使能信號(hào)(C)；以及一輸出級(jí)(1)，用以從該輸入時(shí)鐘信號(hào)(CLK1)與該控制使能信號(hào)(C)產(chǎn)生所述的輸出時(shí)鐘信號(hào)(CLK2)，其特征在于所述的支配組件(2)前接一信號(hào)電平轉(zhuǎn)換器(NOR1)，其中所述的信號(hào)電平轉(zhuǎn)換器(NOR1)設(shè)計(jì)成將一輸入信號(hào)轉(zhuǎn)換成在預(yù)定信號(hào)電平的一輸出信號(hào)(A)，以及所述的輸入時(shí)鐘信號(hào)(CLK1)為所述的信號(hào)電平轉(zhuǎn)換器(NOR1)的輸入信號(hào)。
2.如權(quán)利要求1所述的時(shí)鐘控制單元(T)，特征在于所述的信號(hào)電平轉(zhuǎn)換器(NOR1)具有一可控制單元，用以抑制在信號(hào)電平轉(zhuǎn)換器(NOR1)上的并行電流。
3.如權(quán)利要求2所述的時(shí)鐘控制單元(T)，特征在于一輸入級(jí)(3)，其包含所述的信號(hào)電平轉(zhuǎn)換器(NOR1)與一控制單元(NOR2)，其中所述的控制單元(NOR2)控制所述的單元以抑制并行電流為輸入使能信號(hào)(EN)的函數(shù)。
4.如權(quán)利要求3所述的時(shí)鐘控制單元(T)，特征在于所述的控制單元(NOR2)額外地控制所述的單元以抑制并行電流為控制使能信號(hào)(C)的函數(shù)。
5.如前面權(quán)利要求任一項(xiàng)或更多項(xiàng)所述的時(shí)鐘控制單元(T)，特征在于來自所述的信號(hào)電平轉(zhuǎn)換器(NOR1)的輸出信號(hào)(A)控制所述的支配組件(2)，以及，尤其是所述的控制使能信號(hào)(C)。
6.如前面權(quán)利要求任一項(xiàng)或更多項(xiàng)所述的時(shí)鐘控制單元(T)，其特征在于所述的信號(hào)電平轉(zhuǎn)換器(NOR1)及/或所述的控制單元(NOR2)是由”或非”門構(gòu)成。
7.如前面權(quán)利要求任一項(xiàng)或更多項(xiàng)所述的時(shí)鐘控制單元(T)，其特征在于所述的輸出級(jí)(1)具有另一單元，用以抑制在輸出級(jí)(1)內(nèi)的并行電流。
8.如權(quán)利要求7所述的時(shí)鐘控制單元(T)，其特征在于所述用以抑制在輸出級(jí)(1)內(nèi)并行電流的單元的控制信號(hào)為所述的控制使能信號(hào)(C)。
9.如前面權(quán)利要求任一項(xiàng)或更多項(xiàng)所述的時(shí)鐘控制單元(T)，其特征在于所述的輸入時(shí)鐘信號(hào)(CLK1)專屬地應(yīng)用到那些具有用以抑制并行電流的邏輯電路。
10.如權(quán)利要求9所述的時(shí)鐘控制單元(T)，其特征在于所述的每一用以抑制并行電流的單元具有一可控制切換單元，用以中斷或避免任何電流在經(jīng)兩個(gè)共享的固定電動(dòng)勢(shì)(VDD、VSS)間流動(dòng)。
11.如前面權(quán)利要求任一項(xiàng)或更多項(xiàng)所述的時(shí)鐘控制單元(T)，其特征在于所述的輸出時(shí)鐘信號(hào)(CLK2)具有短暫的電磁波干擾，其中這些干擾是專屬地落于與所述的輸入時(shí)鐘信號(hào)(CLK1)同步化的范圍。
12.如前面權(quán)利要求任一項(xiàng)或更多項(xiàng)所述的時(shí)鐘控制單元(T)，其特征在于當(dāng)所述的輸入使能信號(hào)(EN)關(guān)閉時(shí)鐘時(shí)，所述的輸出時(shí)鐘信號(hào)(CLK2)在最近的下一個(gè)輸入時(shí)鐘信號(hào)(CLK1)的短暫電磁波干擾上假設(shè)成一固定的信號(hào)電平。
全文摘要
一時(shí)鐘控制單元(T)，用以從一輸入時(shí)鐘信號(hào)(CLK1)產(chǎn)生一輸出時(shí)鐘信號(hào)(CLK2)，具有一支配組件(2)以及一輸出級(jí)(1)；其特征在于所述的支配組件(2)前接一信號(hào)電平轉(zhuǎn)換器(NOR1)，其中所述的信號(hào)電平轉(zhuǎn)換器(NOR1)設(shè)計(jì)成將一輸入信號(hào)轉(zhuǎn)換成在預(yù)定信號(hào)電平的一輸出信號(hào)(A)，而所述的輸入時(shí)鐘信號(hào)(CLK1)為所述的輸入等級(jí)轉(zhuǎn)換器(NOR1)的輸入信號(hào)。
文檔編號(hào)G06F1/10GK1716771SQ20051008099
公開日2006年1月4日 申請(qǐng)日期2005年6月30日 優(yōu)先權(quán)日2004年6月30日
發(fā)明者S·斯格勒, G·韋伯, T·鮑曼恩, S·伯格勒 申請(qǐng)人:因芬尼昂技術(shù)股份公司