專利名稱：一種用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及智能卡仿真調(diào)試技術(shù)領(lǐng)域，特別是用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路。
背景技術(shù)：
智能卡仿真調(diào)試系統(tǒng)中的硬件斷點實現(xiàn)，一般的方法是在仿真單元中采用具有斷點功能的仿真CPU。仿真CPU將斷點信息存儲在其寄存器中，當用戶程序地址與此地址相同時，仿真CPU即進入斷點狀態(tài)。這種方法的缺點在于智能卡仿真調(diào)試系統(tǒng)的設(shè)計受仿真CPU的制約，沒有某型號的仿真CPU就無法設(shè)計與該型號相對應的仿真調(diào)試系統(tǒng)。該方法的另一個缺點是受仿真CPU內(nèi)部資源的限制，只能實現(xiàn)單地址的程序斷點，無法實現(xiàn)多地址的程序斷點和任意地址的數(shù)據(jù)讀寫斷點。

發(fā)明內(nèi)容
為了克服上述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的是提供一種用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路。使用本發(fā)明可以實現(xiàn)硬件斷點不再受仿真CPU的制約，并可實現(xiàn)任意地址的用戶程序和數(shù)據(jù)讀寫的硬件斷點。
為了達到上述的發(fā)明目的，本發(fā)明的技術(shù)方案以如下方式實現(xiàn)一種用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，它置于智能卡仿真調(diào)試系統(tǒng)的仿真單元內(nèi)，并與仿真單元內(nèi)的仿真CPU相連接。其結(jié)構(gòu)特點是，它包括存儲斷點信息的存儲器、總線選擇電路、斷點讀取信號生成電路及斷點輸出信號產(chǎn)生電路。仿真CPU的總線與總線選擇電路的輸入端連接，與仿真CPU總線對應的控制信號分別連接到總線選擇電路的控制端和斷點輸出信號產(chǎn)生電路的輸入端。斷點讀取信號生成電路和總線選擇電路的輸出分別與存儲器的控制端和輸入端相連，存儲器的輸出端連接斷點輸出信號產(chǎn)生電路，由斷點輸出信號產(chǎn)生電路將斷點信息輸出。
在上述的硬件斷點電路中，所述存儲器中包括并行地址線、數(shù)據(jù)線和讀寫控制線?？偩€選擇電路的輸出與存儲器中的并行地址線連接，斷點讀取信號生成電路的輸出與存儲器中的讀寫控制線連接，存儲器中的數(shù)據(jù)線輸出到斷點輸出信號產(chǎn)生電路。
在上述的硬件斷點電路中，所述存儲器可以選擇RAM、ROM、EPROM、EEPROM、雙口RAM或者多端口RAM的任一種。
在上述的硬件斷點電路中，所述總線選擇電路包括一個或多個多路選擇器，與多路選擇器相連的仿真CPU總線包括程序地址總線和數(shù)據(jù)地址總線。
在上述的硬件斷點電路中，所述斷點讀取信號生成電路包括一個多輸入的或門，輸入到或門的仿真CPU總線對應的控制信號包括取指令信號、讀數(shù)據(jù)信號和寫數(shù)據(jù)信號。
在上述的硬件斷點電路中，所述斷點輸出信號產(chǎn)生電路包括一個多輸入的或門。
本發(fā)明由于采用了上述的結(jié)構(gòu)，將本發(fā)明應用于智能卡仿真調(diào)試系統(tǒng)中，可以免受仿真CPU是否具有斷點調(diào)試功能的制約，從而擴大了智能卡仿真調(diào)試系統(tǒng)的使用范圍。通過對總線和多路控制信號的選擇，可以實現(xiàn)任意地址的用戶程序和數(shù)據(jù)讀寫的硬件斷點。
下面結(jié)合附圖和具體實施方式
對本發(fā)明做進一步說明。


圖1為本發(fā)明應用的智能卡仿真調(diào)試系統(tǒng)的連接示意圖；圖2為本發(fā)明在仿真單元內(nèi)的連接示意圖；圖3為本發(fā)明的工作原理圖；圖4為本發(fā)明的電路原理圖。
具體實施例方式
參看圖1和圖2，將本發(fā)明置于智能卡仿真調(diào)試系統(tǒng)的仿真單元內(nèi)，并與仿真單元內(nèi)的仿真CPU相連接。仿真CPU的總線和控制信號輸出到本發(fā)明，本發(fā)明將斷點輸出信號再反饋回仿真CPU。
參看圖3和圖4，本發(fā)明硬件斷點電路包括存儲斷點信息的存儲器、總線選擇電路、斷點讀取信號生成電路及斷點輸出信號產(chǎn)生電路。存儲器中包括并行地址線、數(shù)據(jù)線和讀寫控制線；總線選擇電路包括一個或多個多路選擇器；斷點讀取信號生成電路包括一個多輸入的或門；斷點輸出信號產(chǎn)生電路也包括一個多輸入的或門。存儲器可以選擇RAM、ROM、EPROM、EEPROM、雙口RAM或者多端口RAM的任一種。仿真CPU總線中的程序地址總線和數(shù)據(jù)地址總線分別與總線選擇電路中多路選擇器的輸入端連接。與仿真CPU總線對應的控制信號包括取指令信號、讀數(shù)據(jù)信號和寫數(shù)據(jù)信號，它們分別連接到總線選擇電路中多路選擇器的控制端和斷點輸出信號產(chǎn)生電路中多輸入或門的輸入端。斷點讀取信號生成電路的輸出連接到存儲器中的讀寫控制線，總線選擇電路的輸出端連接到存儲器中的并行地址線。存儲器的數(shù)據(jù)線作為輸出端連接斷點輸出信號產(chǎn)生電路的多輸入或門，進行或運算后將斷點信息輸出到仿真CPU。
本發(fā)明使用時，仿真CPU將要設(shè)置的程序斷點或數(shù)據(jù)斷點的地址發(fā)送給多路選擇器。斷點讀取信號生成電路將仿真CPU總線的對應控制信號進行或運算，這里的對應控制信號都假設(shè)為高有效，如果為低有效只需對控制信號進行電平轉(zhuǎn)換即可。多路選擇器將設(shè)置的相應類型斷點的地址輸送到存儲器中的并行地址線。存儲器將要執(zhí)行的斷點類型和執(zhí)行方式用同一個字節(jié)的不同數(shù)據(jù)位來表示，如可用D0位表示程序斷點，D1位表示數(shù)據(jù)讀斷點、D2位表示數(shù)據(jù)寫斷點等，其中用1表示斷點有效，0表示斷點無效。信息數(shù)據(jù)通過數(shù)據(jù)線發(fā)送給斷點輸出信號產(chǎn)生電路的多輸入的或門，或運算后產(chǎn)生的斷點信息輸出到仿真CPU執(zhí)行相應斷點操作。
權(quán)利要求
1.一種用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，它置于智能卡仿真調(diào)試系統(tǒng)的仿真單元內(nèi)，并與仿真單元內(nèi)的仿真CPU相連接，其特征在于，它包括存儲斷點信息的存儲器、總線選擇電路、斷點讀取信號生成電路及斷點輸出信號產(chǎn)生電路，仿真CPU的總線與總線選擇電路的輸入端連接，與仿真CPU總線對應的控制信號分別連接到總線選擇電路的控制端和斷點輸出信號產(chǎn)生電路的輸入端，斷點讀取信號生成電路和總線選擇電路的輸出分別與存儲器的控制端和輸入端相連，存儲器的輸出端連接斷點輸出信號產(chǎn)生電路，由斷點輸出信號產(chǎn)生電路將斷點信息輸出。
2.根據(jù)權(quán)利要求1所述的用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，其特征在于，所述存儲器中包括并行地址線、數(shù)據(jù)線和讀寫控制線，總線選擇電路的輸出與存儲器中的并行地址線連接，斷點讀取信號生成電路的輸出與存儲器中的讀寫控制線連接，存儲器中的數(shù)據(jù)線輸出到斷點輸出信號產(chǎn)生電路。
3.根據(jù)權(quán)利要求1或2所述的用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，其特征在于，所述存儲器可以選擇RAM、ROM、EPROM、EEPROM、雙口RAM或者多端口RAM的任一種。
4.根據(jù)權(quán)利要求1所述的用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，其特征在于，所述總線選擇電路包括一個或多個多路選擇器，與多路選擇器相連的仿真CPU總線包括程序地址總線和數(shù)據(jù)地址總線。
5.根據(jù)權(quán)利要求1所述的用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，其特征在于，所述斷點讀取信號生成電路包括一個多輸入的或門，輸入到或門的仿真CPU總線對應的控制信號包括取指令信號、讀數(shù)據(jù)信號和寫數(shù)據(jù)信號。
6.根據(jù)權(quán)利要求1所述的用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，其特征在于，所述斷點輸出信號產(chǎn)生電路包括一個多輸入的或門。
全文摘要
一種用于智能卡仿真調(diào)試系統(tǒng)的硬件斷點電路，涉及智能卡仿真調(diào)試技術(shù)領(lǐng)域。本發(fā)明包括存儲斷點信息的存儲器、總線選擇電路、斷點讀取信號生成電路及斷點輸出信號產(chǎn)生電路。仿真CPU的總線與總線選擇電路的輸入端連接，與仿真CPU總線對應的控制信號分別連接到總線選擇電路的控制端和斷點輸出信號產(chǎn)生電路的輸入端。斷點讀取信號生成電路和總線選擇電路的輸出分別與存儲器的控制端和輸入端相連，存儲器的輸出端連接斷點輸出信號產(chǎn)生電路，由斷點輸出信號產(chǎn)生電路將斷點信息輸出。使用本發(fā)明可以實現(xiàn)硬件斷點不再受仿真CPU的制約，并可實現(xiàn)任意地址的用戶程序和數(shù)據(jù)讀寫的硬件斷點。
文檔編號G06F11/00GK1841338SQ200510011519
公開日2006年10月4日 申請日期2005年4月1日 優(yōu)先權(quán)日2005年4月1日
發(fā)明者丁義民, 王琨, 陳震, 孟慶云, 徐磊, 王強 申請人:北京清華同方微電子有限公司