專利名稱：分級(jí)式時(shí)鐘門控電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明提供一種用于集成電路的電源管理電路，特別指一種使用時(shí)鐘脈沖門的電源管理電路。
背景技術(shù)：
在集成電路的中常利用時(shí)鐘門控的方式以降低電源消耗，傳統(tǒng)的時(shí)鐘脈沖門會(huì)傳輸一時(shí)鐘信號(hào)給功能電路，而這些功能電路就會(huì)依循時(shí)鐘信號(hào)在時(shí)鐘脈沖周期時(shí)啟動(dòng)工作，而在功能電路停止工作時(shí)抑制時(shí)鐘信號(hào)。當(dāng)一功能電路閑置時(shí)，亦即不需要其輸出或可忽略其輸出，時(shí)鐘脈沖門可避免該功能電路接收該時(shí)鐘信號(hào)，而閑置的功能電路此時(shí)就不需進(jìn)行不必要的操作以節(jié)省功率消耗。
一般來(lái)說(shuō)，忽略短路功率(short-circuit power)以及漏電流(leakagecurrent)，CMOS電路C的功率消耗PC可表示為PC=12·f·vdd2Σg∈C(Ag·CLg)]]>(方程式一)其中f為時(shí)鐘脈沖頻率；Vdd為電路的電源供電電壓；Ag為柵極驅(qū)動(dòng)因子(gate activity factor)；CLg為柵極負(fù)載電容。
時(shí)鐘脈沖門用來(lái)降低電路驅(qū)動(dòng)因子A，因此可降低整體的功率消耗Pc；尤其，若不需要部份電路的話，這些電路的驅(qū)動(dòng)因子應(yīng)盡可能予以降低或排除。
請(qǐng)參閱圖1，圖1為公知時(shí)鐘脈沖門10，用以控制時(shí)鐘信號(hào)(clock)分配給邏輯電路16的方塊圖。時(shí)鐘脈沖門10包含一D-鎖存器(D-Latch)12以及一與門(AND Gate)14。邏輯電路16輸出一啟用信號(hào)(enable signal)給D-鎖存器12的D輸入端，通過(guò)與門14來(lái)決定邏輯電路16是否接收該時(shí)鐘信號(hào)。邏輯電路16在運(yùn)作(operational)時(shí)，啟用信號(hào)處于邏輯‘0’，此時(shí)，時(shí)鐘脈沖門10會(huì)傳輸該時(shí)鐘信號(hào)給邏輯電路16；相反，當(dāng)邏輯電路16不在處理數(shù)據(jù)或是不運(yùn)作時(shí)，則會(huì)輸出邏輯‘1’的啟用信號(hào)給時(shí)鐘脈沖門10，因此會(huì)阻擋(withhold)該時(shí)鐘信號(hào)。時(shí)鐘脈沖門10的使用不但提供該啟用信號(hào)一個(gè)適當(dāng)?shù)膩?lái)源，而且通過(guò)時(shí)鐘脈沖門10的控制管理還可節(jié)省邏輯電路16可觀的功率損耗以應(yīng)付日趨增加的元件。Long等人于美國(guó)專利公告第6,232,820號(hào)已公開相關(guān)的時(shí)鐘脈沖門10，請(qǐng)一并給以引證參考。
傳統(tǒng)上，時(shí)鐘門控可用于大多數(shù)電路的功能方塊之中。請(qǐng)參閱圖2，圖2為時(shí)鐘信號(hào)(clock)經(jīng)由時(shí)鐘脈沖門24傳遞至各功能方塊20的方塊圖。功能方塊20由多個(gè)寄存器22實(shí)現(xiàn)(為簡(jiǎn)化圖面，圖2省略示出數(shù)據(jù)的輸出端與輸入端)。時(shí)鐘脈沖門24會(huì)提供一啟用信號(hào)以啟動(dòng)或退出對(duì)應(yīng)的功能方塊20。傳統(tǒng)上，緩沖器26也是用來(lái)匹配時(shí)鐘脈沖延遲。在操作時(shí)，每一個(gè)功能方塊20都會(huì)輸出一啟用信號(hào)給對(duì)應(yīng)的時(shí)鐘脈沖門24，因此時(shí)鐘脈沖門24可依據(jù)該啟用信號(hào)以提供或抑制該時(shí)鐘信號(hào)給功能方塊20。這種功能方塊分級(jí)式的時(shí)鐘門控方案有一個(gè)重要的缺點(diǎn)，就是如果只有一個(gè)寄存器需要操作時(shí)，該時(shí)鐘信號(hào)就必須提供給整個(gè)功能方塊，這會(huì)導(dǎo)致整個(gè)功能方塊都處于啟動(dòng)狀態(tài)而產(chǎn)生不必要的功率浪費(fèi)。
圖3為另一實(shí)施例的公知時(shí)鐘門控的方塊圖。一時(shí)鐘信號(hào)會(huì)選擇性通過(guò)時(shí)鐘脈沖門34和緩沖器36提供給功能方塊30的各別寄存器32。時(shí)鐘信號(hào)會(huì)提供給需要的寄存器32。Minami等人亦在美國(guó)專利公告第6,272,667號(hào)的圖22公開類似的結(jié)構(gòu)，請(qǐng)一并予以參考。如能減少時(shí)鐘脈沖門34本身的功率需求，整個(gè)電源功率即可大大減少，然而對(duì)寄存器來(lái)說(shuō)，準(zhǔn)確地提供該時(shí)鐘信號(hào)給特定的寄存器是可能的，所以在最低級(jí)次的功能方塊設(shè)計(jì)時(shí)，時(shí)鐘門控可以獲得極佳的控制，但也會(huì)降低其效率。
公知技術(shù)并無(wú)法達(dá)到最佳的功率節(jié)省，這是因?yàn)闀r(shí)鐘信號(hào)的分配控制太過(guò)粗糙時(shí)，例如在每個(gè)功能方塊設(shè)置一時(shí)鐘脈沖門，這使得功能方塊中過(guò)多的電路進(jìn)行不必要的操作；或是，時(shí)鐘信號(hào)的分配控制太過(guò)詳細(xì)時(shí)，例如在每個(gè)寄存器皆設(shè)置一時(shí)鐘脈沖門，反而使得過(guò)多的時(shí)鐘脈沖門浪費(fèi)了功率。

發(fā)明內(nèi)容
因此，本發(fā)明的目的為提供一分級(jí)式(hierarchical)時(shí)鐘門控電路，以獲得最佳化的時(shí)鐘信號(hào)控制，以解決上述的問(wèn)題。
本發(fā)明提供一種分級(jí)式時(shí)鐘門控電路，用來(lái)分配一時(shí)鐘信號(hào)給一功能方塊的電路單元，分級(jí)式時(shí)鐘門控電路包含一第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)，多個(gè)第二級(jí)時(shí)鐘脈沖門，連接到該第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)；以及多個(gè)第三級(jí)時(shí)鐘脈沖門，每一第三級(jí)時(shí)鐘脈沖門連接在一第二級(jí)時(shí)鐘脈沖門以及功能方塊的一電路單元之間，用來(lái)選擇性地提供時(shí)鐘信號(hào)給功能方塊的電路單元；當(dāng)該時(shí)鐘脈沖門啟動(dòng)時(shí)，該時(shí)鐘信號(hào)由該第一級(jí)時(shí)鐘脈沖門、其中的一第二級(jí)時(shí)鐘脈沖門以及其中的一第三級(jí)時(shí)鐘脈沖門傳送到該對(duì)應(yīng)的該功能方塊的電路單元。
依據(jù)本發(fā)明的權(quán)利要求，一啟用信號(hào)判斷邏輯連接到功能方塊的電路單元，以用來(lái)接收電路單元的輸出并判斷電路單元是否需要時(shí)鐘信號(hào)，啟用信號(hào)判斷邏輯會(huì)輸出對(duì)應(yīng)的啟用信號(hào)給時(shí)鐘脈沖門。
本發(fā)明的優(yōu)點(diǎn)在于該第一、第二以及第三級(jí)時(shí)鐘脈沖門會(huì)提供一最佳時(shí)鐘脈沖分配控制給該功能方塊，因此可最佳化功能方塊以及其相關(guān)電路的功率消耗。
本發(fā)明的優(yōu)點(diǎn)在于第二級(jí)時(shí)鐘脈沖門在某些特定應(yīng)用時(shí)，可用來(lái)替代一定值電路(hold value circuit)，如多工器(multiplexer)。


圖1為公知時(shí)鐘脈沖門用以控制時(shí)鐘信號(hào)分配給邏輯電路的方塊圖。
圖2為公知時(shí)鐘信號(hào)經(jīng)由時(shí)鐘脈沖門傳遞至各功能方塊的方塊圖。
圖3為公知時(shí)鐘門控電路的另一實(shí)施例的方塊圖。
圖4為本發(fā)明的較佳實(shí)施例的分級(jí)式時(shí)鐘門控電路的方塊圖。
圖5為本發(fā)明的分級(jí)式時(shí)鐘門控的功能方塊群組的方塊圖。
附圖符號(hào)說(shuō)明10、24時(shí)鐘脈沖門 12D-鎖存器14與門16邏輯電路20、30、40功能方塊22、32、42寄存器34時(shí)鐘脈沖門 26、36緩沖器44、54第一級(jí)時(shí)鐘脈沖門46、56第二級(jí)時(shí)鐘脈沖門48、58a-c第三級(jí)時(shí)鐘脈沖門 52a-c寄存器
60啟用信號(hào)判斷邏輯 E1、E2啟用信號(hào)E3a-3c啟用信號(hào)具體實(shí)施方式
請(qǐng)參閱圖4，圖4為本發(fā)明的較佳實(shí)施例的分級(jí)式時(shí)鐘門控電路的方塊圖。圖4所示的元件皆為以眾所皆知的程序完成的集成電路。時(shí)鐘門控電路包含第一級(jí)時(shí)鐘脈沖門44、一第二級(jí)時(shí)鐘脈沖門46以及一第三級(jí)時(shí)鐘脈沖門48，該三級(jí)電路皆用來(lái)控制時(shí)鐘信號(hào)對(duì)功能方塊40的分配。所有時(shí)鐘脈沖門44、46以及48皆以眾所周知的設(shè)計(jì)組成，如圖1的結(jié)構(gòu)。每個(gè)功能方塊40由多個(gè)寄存器42(為簡(jiǎn)化圖面，圖4省略示出數(shù)據(jù)的輸出端與輸入端)所組成，以作為如共處理器(coprocessor)或計(jì)算邏輯單元(arithmeticlogic unit)等一般功能之用。寄存器42可被用做是存儲(chǔ)單元(memory cell)、數(shù)據(jù)寄存器(data register)或其它傳統(tǒng)的低級(jí)次裝置。該時(shí)鐘信號(hào)會(huì)通過(guò)第三級(jí)時(shí)鐘脈沖門48提供給寄存器42。寄存器42以及對(duì)應(yīng)的第三級(jí)時(shí)鐘脈沖門48(在圖4中，有三個(gè)寄存器為一組，當(dāng)然一組之中也可以有更多或更少的寄存器來(lái)組成)會(huì)經(jīng)由第二級(jí)時(shí)鐘脈沖門46來(lái)提供時(shí)鐘信號(hào)。所有在同一功能方塊40的第二級(jí)時(shí)鐘脈沖門46則是由對(duì)應(yīng)的第一級(jí)時(shí)鐘脈沖門44來(lái)提供時(shí)鐘信號(hào)。如此一來(lái)，時(shí)鐘信號(hào)就可以選擇性地經(jīng)由不同的第一級(jí)時(shí)鐘脈沖門44、不同的第二級(jí)時(shí)鐘脈沖門46以及不同的第三級(jí)時(shí)鐘脈沖門48提供給各個(gè)寄存器42。
工作時(shí)，當(dāng)其中一個(gè)特定的寄存器42需要啟動(dòng)并接收該時(shí)鐘信號(hào)時(shí)，對(duì)應(yīng)的第三級(jí)時(shí)鐘脈沖門48、第二級(jí)時(shí)鐘脈沖門46以及第一級(jí)時(shí)鐘脈沖門44都必須啟動(dòng)。一般來(lái)說(shuō)，若想達(dá)到節(jié)省功率的話，不需要其輸出的寄存器或是不需要改變輸出的寄存器就會(huì)停止接收該時(shí)鐘信號(hào)。需要輸出的功能方塊40的判斷邏輯就會(huì)產(chǎn)生啟用信號(hào)，以用來(lái)控制時(shí)鐘脈沖門44、46、48提供該時(shí)鐘信號(hào)，舉例來(lái)說(shuō)，當(dāng)有一整個(gè)寄存器42的群組不需要該時(shí)鐘信號(hào)時(shí)，對(duì)應(yīng)的第二級(jí)時(shí)鐘脈沖門46就會(huì)制止該時(shí)鐘信號(hào)傳至該寄存器群組，所以就可以避免該寄存器群組以及對(duì)應(yīng)的第三級(jí)時(shí)鐘脈沖門48的功率損耗。
請(qǐng)參閱圖5，圖5為本發(fā)明的分級(jí)式時(shí)鐘門控的功能方塊群組的方塊圖。其中顯示判斷邏輯以及啟用信號(hào)路徑以控制該分級(jí)式時(shí)鐘門控的電路。一第一級(jí)時(shí)鐘脈沖門54提供一時(shí)鐘信號(hào)給一第二級(jí)時(shí)鐘脈沖門56，而第二級(jí)時(shí)鐘脈沖門56會(huì)輪流依序提供該時(shí)鐘信號(hào)給第三級(jí)時(shí)鐘脈沖門58a、58b、58c。第三級(jí)時(shí)鐘脈沖門58a、58b、58c再分別提供該時(shí)鐘信號(hào)給對(duì)應(yīng)的寄存器52a、52b、52c。在圖5中，第一、第二和第三級(jí)時(shí)鐘脈沖門以及所有功能方塊的結(jié)構(gòu)都與圖4所示的結(jié)構(gòu)一樣，為便于說(shuō)明，在圖5中僅顯示一個(gè)功能方塊。除此之外，該分級(jí)式時(shí)鐘門控電路另包含一啟用信號(hào)判斷邏輯60，用來(lái)輸出啟用信號(hào)。
啟用信號(hào)判斷邏輯60輸出一啟用信號(hào)E1給第一級(jí)時(shí)鐘脈沖門54，啟用信號(hào)E2則輸出給第二級(jí)時(shí)鐘脈沖門56而啟用信號(hào)E3a、E3b、E3c則分別輸出給第三級(jí)時(shí)鐘脈沖門58a、58b、58c。啟用信號(hào)判斷邏輯60的輸入會(huì)接收寄存器52a、52b、52c的信號(hào)。寄存器52a、52b、52c的數(shù)據(jù)輸出端與輸入端都會(huì)連接到位于功能方塊的內(nèi)部以及外部的其他裝置(為使圖面清晰，數(shù)據(jù)輸出端與輸入端與其他裝置的連接并未示于圖5)。判斷邏輯60最主要的基本結(jié)構(gòu)即為“或(OR)”門，第三級(jí)啟用信號(hào)E3a、E3b、E3c會(huì)經(jīng)過(guò)或門進(jìn)行邏輯“或”運(yùn)算以產(chǎn)生第二級(jí)啟用信號(hào)E2，同樣地，第二級(jí)啟用信號(hào)E2會(huì)經(jīng)過(guò)邏輯“或”運(yùn)算以產(chǎn)生第一級(jí)啟用信號(hào)E1。所以如果有任何寄存器需要時(shí)鐘信號(hào)，判斷邏輯60可以有效率地控制這三級(jí)的時(shí)鐘脈沖門以提供時(shí)鐘信號(hào)。不論什么結(jié)構(gòu)之下，判斷邏輯60都允許寄存器52a、52b、52c依據(jù)各自的啟用信號(hào)來(lái)控制時(shí)鐘脈沖門以啟動(dòng)或退出，而該各自的啟用信號(hào)也是來(lái)自于寄存器52a、52b、52c的反饋。
本發(fā)明還可以應(yīng)用在另一種情況，當(dāng)處理器的存取是經(jīng)由本身的存儲(chǔ)器快取，而不需要通過(guò)外部存儲(chǔ)器時(shí)，本發(fā)明也可以用來(lái)門控一外部存儲(chǔ)器參考時(shí)鐘脈沖(external memory reference clock)，并可在處理器流水線內(nèi)因系統(tǒng)資源的沖突以及存儲(chǔ)器等待請(qǐng)求時(shí)，以時(shí)鐘門控的方式來(lái)執(zhí)行延遲需求。
本發(fā)明的功率節(jié)省是發(fā)生在寄存器抑制時(shí)鐘信號(hào)的傳入以及低級(jí)次時(shí)鐘脈沖門不需要時(shí)鐘信號(hào)時(shí)。此外，當(dāng)判斷邏輯只操作于第二級(jí)或第三級(jí)的時(shí)鐘脈沖門時(shí)，判斷邏輯的功率亦會(huì)降低。而且，在許多數(shù)據(jù)路徑上減少定值電路的使用也可以減少硬件的配置。典型的定值電路為一多工器，其能夠在保持狀態(tài)下，亦即等待(wait)狀態(tài)或延遲(stall)狀態(tài)時(shí)，重新讀取(reload)寄存器的值。在數(shù)據(jù)路徑上減少多工器的使用也可以減少功率損耗。再者，與圖4的本發(fā)明的分級(jí)式時(shí)鐘門控結(jié)構(gòu)以及圖3公知的時(shí)鐘門控結(jié)構(gòu)相比較，利用一時(shí)鐘脈沖門來(lái)取代緩沖器也可節(jié)省其功率消耗。
與公知技術(shù)相比較，本發(fā)明的分級(jí)式的第一、第二以及第三級(jí)時(shí)鐘脈沖門會(huì)提供一最佳時(shí)鐘脈沖分配控制給該功能方塊，因此可最佳化功能方塊以及其相關(guān)電路的功率消耗。故本發(fā)明較公知技術(shù)更能節(jié)省功率消耗。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所進(jìn)行的等效變化與修改，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種分級(jí)式時(shí)鐘門控電路，用來(lái)分配一時(shí)鐘信號(hào)給一功能方塊的電路單元，該分級(jí)式時(shí)鐘門控電路包含一第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)；多個(gè)第二級(jí)時(shí)鐘脈沖門，連接到該第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)；以及多個(gè)第三級(jí)時(shí)鐘脈沖門，每一第三級(jí)時(shí)鐘脈沖門連接在一第二級(jí)時(shí)鐘脈沖門以及該功能方塊的一電路單元之間，用來(lái)選擇性地提供該時(shí)鐘信號(hào)給該功能方塊的電路單元；其中當(dāng)該時(shí)鐘脈沖門啟動(dòng)時(shí)，該時(shí)鐘信號(hào)由該第一級(jí)時(shí)鐘脈沖門、其中的一第二級(jí)時(shí)鐘脈沖門以及其中的一第三級(jí)時(shí)鐘脈沖門傳送到該對(duì)應(yīng)的該功能方塊的電路單元。
2.如權(quán)利要求1所述的分級(jí)式時(shí)鐘門控電路，其中該功能方塊的電路單元為一寄存器。
3.如權(quán)利要求1所述的分級(jí)式時(shí)鐘門控電路，其中每一時(shí)鐘脈沖門包含一鎖存器以及一與門，該與門連接到該鎖存器的一輸出端，該鎖存器用來(lái)接收一啟用信號(hào)以及該時(shí)鐘信號(hào)，并用來(lái)輸出一鎖存的啟用信號(hào)給該與門，該與門用來(lái)對(duì)該鎖存的啟用信號(hào)以及該時(shí)鐘信號(hào)進(jìn)行邏輯“及”運(yùn)算以輸出一門控時(shí)鐘信號(hào)。
4.如權(quán)利要求1所述的分級(jí)式時(shí)鐘門控電路，其另包含一啟用信號(hào)判斷邏輯，連接到該時(shí)鐘脈沖門，用來(lái)視該功能方塊的電路單元所需提供的時(shí)鐘信號(hào)以輸出對(duì)應(yīng)的啟用信號(hào)給該時(shí)鐘脈沖門。
5.一種集成電路，其包含多個(gè)功能方塊以及如權(quán)利要求1所述的分級(jí)式時(shí)鐘門控電路，以用來(lái)控制時(shí)鐘脈沖的分配給該功能方塊。
6.一種分級(jí)式時(shí)鐘門控電路，用來(lái)分配一時(shí)鐘信號(hào)給一功能方塊的電路單元，該分級(jí)式時(shí)鐘門控電路包含一第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)；多個(gè)第二級(jí)時(shí)鐘脈沖門，連接到該第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)；以及多個(gè)第三級(jí)時(shí)鐘脈沖門，每一第三級(jí)時(shí)鐘脈沖門連接在一第二級(jí)時(shí)鐘脈沖門以及該功能方塊的一電路單元之間，用來(lái)選擇性地提供該時(shí)鐘信號(hào)給該功能方塊的電路單元；以及一啟用信號(hào)判斷邏輯，連接到該功能方塊的電路單元，用來(lái)決定該電路單元是否需要該時(shí)鐘信號(hào)，該啟用信號(hào)判斷邏輯用來(lái)輸出對(duì)應(yīng)的啟用信號(hào)給該第一級(jí)時(shí)鐘脈沖門、第二級(jí)時(shí)鐘脈沖門以及第三級(jí)時(shí)鐘脈沖門。
7.如權(quán)利要求6所述的分級(jí)式時(shí)鐘門控電路，其中該功能方塊的電路單元為一寄存器。
8.如權(quán)利要求6所述的分級(jí)式時(shí)鐘門控電路，其中每一時(shí)鐘脈沖門包含一鎖存器以及一與門，該與門連接到該鎖存器的一輸出端，該鎖存器用來(lái)接收一啟用信號(hào)以及該時(shí)鐘信號(hào)，并用來(lái)輸出一鎖存的啟用信號(hào)給該與門，該與門用來(lái)對(duì)該鎖存的啟用信號(hào)以及該時(shí)鐘信號(hào)進(jìn)行邏輯“及”運(yùn)算以輸出一門控時(shí)鐘信號(hào)。
9.如權(quán)利要求6所述的分級(jí)式時(shí)鐘門控電路，其中該啟用信號(hào)判斷邏輯包含至少一或門，用來(lái)對(duì)第三級(jí)時(shí)鐘脈沖門的啟用信號(hào)進(jìn)行邏輯“或”運(yùn)算以產(chǎn)生第二級(jí)時(shí)鐘脈沖門的啟用信號(hào)，并用來(lái)對(duì)該第二級(jí)時(shí)鐘脈沖門的啟用信號(hào)進(jìn)行邏輯“或”運(yùn)算以產(chǎn)生第一級(jí)時(shí)鐘脈沖門的啟用信號(hào)。
10.一種集成電路，其包含多個(gè)功能方塊以及如權(quán)利要求6所述的分級(jí)式時(shí)鐘門控電路，以用來(lái)控制時(shí)鐘脈沖的分配給該功能方塊。
全文摘要
一種分級(jí)式時(shí)鐘門控電路，用來(lái)分配一時(shí)鐘信號(hào)給一功能方塊的電路單元，分級(jí)式時(shí)鐘門控電路包含一第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)，多個(gè)第二級(jí)時(shí)鐘脈沖門，連接到該第一級(jí)時(shí)鐘脈沖門，用來(lái)選擇性地提供該時(shí)鐘信號(hào)；以及多個(gè)第三級(jí)時(shí)鐘脈沖門，每一第三級(jí)時(shí)鐘脈沖門連接在一第二級(jí)時(shí)鐘脈沖門以及功能方塊的一電路單元之間，用來(lái)選擇性地提供時(shí)鐘信號(hào)給功能方塊的電路單元；當(dāng)該時(shí)鐘脈沖門啟動(dòng)時(shí)，該時(shí)鐘信號(hào)由該第一級(jí)時(shí)鐘脈沖門、其中的一第二級(jí)時(shí)鐘脈沖門以及其中的一第三級(jí)時(shí)鐘脈沖門傳送到該對(duì)應(yīng)的該功能方塊的電路單元。
文檔編號(hào)G06F1/10GK1573643SQ20041003433
公開日2005年2月2日 申請(qǐng)日期2004年4月12日 優(yōu)先權(quán)日2003年6月18日
發(fā)明者F·謝勒 查理 申請(qǐng)人:威盛-賽瑞斯公司