專利名稱：控制管線邏輯架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種控制管線邏輯架構(gòu)，尤指一種始終維持控制管線邏輯架構(gòu)運(yùn)作狀態(tài)，免除控制管線邏輯顯露出其內(nèi)部的功能，避免被不當(dāng)?shù)谋O(jiān)看和觀察。
按，循序邏輯(sequential logic)可視為由組合式邏輯(combinational logic)線路和記憶元件所構(gòu)成，組合式邏輯線路是由多個邏輯間所組成之的線路，組合線路沒有回饋路線或記憶元件，它的特征是輸入狀態(tài)與輸出狀態(tài)間有一個固定不變的關(guān)系存在，其輸出可以直接由當(dāng)時輸入的組合型式來表示，并不涉及過去的輸入情況。
目前，一般的時脈循序邏輯(clock sequential logic)，如系統(tǒng)控制器，其設(shè)計(jì)方式是采用狀態(tài)機(jī)(state machine)設(shè)計(jì)較為常見。所謂狀態(tài)機(jī)便是指其可維持一狀態(tài)直到接收下一個輸入信號為止。舉例來說，時脈循序邏輯與狀態(tài)機(jī)系由組合式邏輯元件和記億元件所組成，記憶元件可為正反器(Flip-Flop)，正反器為二進(jìn)位的單元(cells)能儲存資訊的一個位元。于狀態(tài)機(jī)中的正反器，只要在電力傳送至邏輯的時候，正反器可不確定地維持二進(jìn)位狀態(tài)直到由輸入信號定向至轉(zhuǎn)換狀態(tài)。
時脈循序邏輯最重要的特性在于設(shè)計(jì)閘的成本和合成努力(synthesis effort)，此二因素與時脈循序邏輯復(fù)雜度呈指數(shù)關(guān)系。如

圖1所示，在時脈循序邏輯簡單時，因?yàn)闋顟B(tài)機(jī)的影響時間(lead-time)最短以及最容易使用，所以在簡單的時脈循序邏輯設(shè)計(jì)利用狀態(tài)機(jī)的效果較佳。但由于近年來時脈循序邏輯需求越來越復(fù)雜，狀態(tài)機(jī)已失去較低成本和合成努力的優(yōu)勢。相反的，每當(dāng)邏輯復(fù)雜性超過一定的程度，狀態(tài)機(jī)設(shè)計(jì)的時脈循序邏輯的成本甚至更高了。
另一種控制方式為管線(pipeline)，管線(pipeline)是一種將多個指令的執(zhí)行重疊起來的實(shí)作技術(shù)，將一個指令分解為多個步驟，藉由減少每個指令的平均執(zhí)行時間而增加中央處理單元的產(chǎn)量。管線將指令分成多個管線步級(pipe stage)或是管線片段(pipe segment)，每一個管線步級同時去完成不同指令的一小部分，管線步級一個連著一個形成管線，其與狀態(tài)機(jī)兩者的不同點(diǎn)，在于管線通常每一個時脈(clock)都一定往下一個階段(stage)傳送，而狀態(tài)機(jī)依其輸入而定，維持于某一狀態(tài)直到接收下一個輸入信號。
管線處理一個指令前往下一個管線步級所需的時間稱為機(jī)器周期(machinecycle)，由于所有管線步級必須同時將指令往前送，機(jī)器周期的長度是由最慢的管線步級所需的時間所決定，換言之，管線亦存在著時序延遲的缺點(diǎn)。再者，因管線一直處于不斷執(zhí)行輸入或指令狀態(tài)，使得不論資料在管線步級處理或是已完成結(jié)果，均可利用觀測的方式來取得，進(jìn)而推測出管線的處理機(jī)制。如此一來，系統(tǒng)的機(jī)制完全被外界所洞悉。
有鑒于此，本發(fā)明提出一種新穎的控制管線邏輯(Controlled Pipeline Logic)架構(gòu)，其主要目的即在于其結(jié)合了狀態(tài)機(jī)之最短影響時間、容易使用等優(yōu)點(diǎn)，以及管線的增加中央處理單元的執(zhí)行產(chǎn)量等優(yōu)點(diǎn)，并始終維持控制管線邏輯架構(gòu)處于運(yùn)作狀態(tài)，以免除控制管線邏輯架構(gòu)顯露出其內(nèi)部的功能，避免被不當(dāng)?shù)谋O(jiān)看和觀察。
本發(fā)明的目的是這樣實(shí)現(xiàn)的控制管線邏輯架構(gòu)包括有復(fù)數(shù)個組合式邏輯單元，每個組合式邏輯單元由一組合式邏輯元件、一活動位元、一隨機(jī)雜訊產(chǎn)生器組成；每一個組合式邏輯元件的輸入與輸出端分別連結(jié)一正反器，該正反器是用以決定資料的流動與否；一隨機(jī)雜訊產(chǎn)生器系以組合式邏輯元件的時脈訊號(Clock)頻率以及電消耗為輸入因數(shù)，用以產(chǎn)生隨機(jī)雜訊去模擬輸入流入組合式邏輯元件；一活動位元表現(xiàn)出活動與不活動狀態(tài)，用以控制組合式邏輯元件接受真實(shí)輸入或是強(qiáng)迫接受隨機(jī)雜訊；因此，不論有無輸入流入邏輯內(nèi)，亦不論邏輯是否執(zhí)行其內(nèi)部的功能，始終維持控制管線邏輯架構(gòu)于運(yùn)作狀態(tài)，以免除控制管線邏輯架構(gòu)顯露出其內(nèi)部的功能，藉以保護(hù)控制管線邏輯架構(gòu)避免被不當(dāng)?shù)谋O(jiān)看和觀察。
本發(fā)明于實(shí)行上(implementation effort)、性能、安全課題等各方面皆優(yōu)于狀態(tài)機(jī)設(shè)計(jì)，其優(yōu)點(diǎn)是，控制管線邏輯架構(gòu)的正反器系決定執(zhí)行某特定的狀態(tài)而非維持某一狀態(tài)，因此控制管線邏輯架構(gòu)具有消除時序延遲(timing delay)，降低成本，減少配置的復(fù)雜，和增加性能等優(yōu)點(diǎn)，以及管線的增加中央處理單元的執(zhí)行產(chǎn)量等優(yōu)點(diǎn)，且透過隨機(jī)雜訊產(chǎn)生器與活動位元的設(shè)置，能始終維持控制管線邏輯架構(gòu)于活動狀態(tài)，免除控制管線邏輯架構(gòu)顯露出其內(nèi)部的功能，避免被不當(dāng)?shù)谋O(jiān)看和觀察；對于傳統(tǒng)狀態(tài)機(jī)與管線的缺失提出有效的解決辦法及對策。
以下對本發(fā)明的結(jié)構(gòu)設(shè)計(jì)與技術(shù)原理，作一詳細(xì)說明，并參閱附呈的圖式，對本發(fā)明的特征做更進(jìn)一步的說明，其中圖式說明圖1A為邏輯復(fù)雜度與成本之關(guān)系曲線圖；圖1B為邏輯復(fù)雜度與組織嘗試之關(guān)系曲線圖；圖2為本發(fā)明的概念示意圖；圖3系為圖2決定資料流通路線的示意圖；圖4系為狀態(tài)機(jī)與控制管線邏輯架構(gòu)執(zhí)行所需的時脈示意圖；圖5為控制管線邏輯架構(gòu)于有輸入流入邏輯內(nèi)，組合式邏輯單元的信號接收狀態(tài)示意圖；圖6為控制管線邏輯架構(gòu)于無輸入流入邏輯時，組合式邏輯單元的信號接收狀態(tài)示意圖。
圖號說明1控制管線邏輯架構(gòu)10組合式邏輯單元11隨機(jī)雜訊產(chǎn)生器12組合式邏輯元件13活動位元20正反器如圖2所示，為本發(fā)明控制管線邏輯架構(gòu)概念示意圖；圖中所表示的各個矩形系表示小規(guī)模的組合式邏輯單元10，而各正方形系表示儲存資訊的一個位元的正反器20，虛線表示一個位元的不同狀態(tài)驅(qū)使資料流至不同路徑。
本發(fā)明的控制管線邏輯架構(gòu)1包括有復(fù)數(shù)個組合式邏輯單元10，其中每個組合式邏輯單元10由組合式邏輯元件12、隨機(jī)雜訊產(chǎn)生器11、活動位元13組成，每一個組合式邏輯元件12的輸入與輸出端分別連結(jié)一正反器20，各個正反器20用以決定資料的流動與否(其可為活動(執(zhí)行)或不活動(不執(zhí)行)的狀態(tài))，在各自的路徑之內(nèi)，資料將通過各個不同的組合式邏輯單元10，而每一個組合式邏輯單元10只執(zhí)行部分的輸入信號。
一隨機(jī)雜訊產(chǎn)生器11(如圖5所示)，系以組合式邏輯元件12的時脈訊號(clock)頻率以及電力消耗為輸入因數(shù)，用以產(chǎn)生隨機(jī)雜訊去模擬輸入流入組合式邏輯元件12；一活動位元13，表現(xiàn)出活動與不活動狀態(tài)，用以控制組合式邏輯元件12接受真實(shí)輸入或是強(qiáng)迫接受隨機(jī)雜訊。
現(xiàn)在以圖3為例說明藉以描述控制管線邏輯架構(gòu)1如何動作，其中包含下列幾個主要特征1、控制管線邏輯1系將多個指令重疊起來，根據(jù)每一個階段(stage)的輸入決定流動路徑，而正反器20的不同輸入將驅(qū)使資料流至不同路徑，當(dāng)然通常這需要等待外來輸入(I1、I2…)來決定資料該流向哪一路徑?？墒强刂乒芫€邏輯架構(gòu)1并非只是停滯待等候而不做任何事，在控制管線邏輯架構(gòu)1尚未決定流至哪一個路徑的時候，資料將流至所有可行的路徑(如圖2所示)。一旦決定了路徑，流至錯誤路徑的資料將隨即被終止傳送(如圖3所示的輸入I1、I4及輸入I5所指路徑均為錯誤路徑)。因此，不會有延遲產(chǎn)生。
2、控制管線邏輯架構(gòu)1是由復(fù)數(shù)個小規(guī)模的組合式邏輯單元10組成，不似狀態(tài)機(jī)只有一個大規(guī)模的組合式邏輯來接收所有的輸入。假定某一控制管線邏輯架構(gòu)1必須總共處理10個輸入，控制管線邏輯架構(gòu)1中的組合邏輯單元10不須如同狀態(tài)機(jī)中的組合邏輯元件，執(zhí)行所有的10個輸入，而是各組合式邏輯單元負(fù)責(zé)部份的輸入，其可能是只有一個或少于10個輸入。
3、控制管線邏輯架構(gòu)1中各個小的組合邏輯單元10，只負(fù)責(zé)處理部分的輸入信號。因此，只要某個組合邏輯單元10沒有工作進(jìn)行，控制管線邏輯架構(gòu)1便可不斷地接受并且執(zhí)行該組合邏輯相對應(yīng)的輸入指令。例如，假設(shè)某個邏輯包括3個周期(cycle)，各周期之內(nèi)由5個時脈(clock)組成。如果是由狀態(tài)機(jī)設(shè)計(jì)此邏輯，3個周期須要15個時脈，且下一個周期在前一周期未完成之前不會開始。反之，如果由控制管線邏輯架構(gòu)1來做設(shè)計(jì)，全部的周期只須要7個時脈。一旦周期1完成其時脈1，周期2立刻開始周期2的時脈1，而不需等待周期1完成其所有的時脈，包括不同時脈的所有3個周期，可以同時執(zhí)行輸入之指令(如圖4所示)。
4、由許多小組合邏輯元件單元10和記憶元件(如正反器等)所組成的時脈循序邏輯，設(shè)計(jì)較狀態(tài)機(jī)簡單；因?yàn)榻M成控制管線邏輯架構(gòu)1的記憶元件只須要在一些情況之下決定其為活動或不活動的狀態(tài)，此外各小的組合式邏輯單元10只執(zhí)行部份的輸入信號，因此并不包含不須使用的輸入閘，因而可減少邏輯復(fù)雜度。
5.不同于狀態(tài)機(jī)系可維持一狀態(tài)直到接收下一個輸入信號，控制管線邏輯架構(gòu)1之表現(xiàn)為不連續(xù)的方式，其可為活動或不活動的狀態(tài)。雖然，一旦輸入或指令流入的時候，控制管線邏輯架構(gòu)1能夠不斷執(zhí)行輸入或指令，然而，如果沒有任何的輸入流入，控制管線邏輯架構(gòu)1是在不活動(inactive)或閑置狀態(tài)。
為了保護(hù)時脈循序邏輯，避免不當(dāng)?shù)谋O(jiān)看和觀察，本發(fā)明于控制管線邏輯架構(gòu)1增加一隨機(jī)雜訊產(chǎn)生器11之功能性方塊，并于控制管線邏輯架構(gòu)1中的各組合邏輯單元10附加活動位元13。于本實(shí)施例中此活動位元13于不活動狀態(tài)時設(shè)定為“0”，而于活動狀態(tài)時設(shè)定為“1”。
為簡化說明，以下只以控制管線邏輯架構(gòu)1中的某一組合式邏輯單元10作說明。在普通的情況之下，當(dāng)有輸入流入控制管線邏輯架構(gòu)1之內(nèi)時，隨機(jī)雜訊產(chǎn)生器11不動作，組合邏輯單元10中的活動位元13為“0”不活動狀態(tài)。此時組合邏輯單元只接收真實(shí)的輸入(如圖5所示)。
如圖6所示，當(dāng)控制管線邏輯架構(gòu)1內(nèi)沒有真實(shí)輸入流入時，隨機(jī)雜訊產(chǎn)生器11將產(chǎn)生模擬的輸入流入控制管線邏輯架構(gòu)1。該活動位元13亦將轉(zhuǎn)變?yōu)椤?”之活動狀態(tài)，使組合式邏輯單元10被迫只接收隨機(jī)雜訊為輸入。
因此，不論有無真實(shí)輸入流入控制管線邏輯架構(gòu)1內(nèi)，亦不論控制管線邏輯架構(gòu)1是否執(zhí)行其內(nèi)部的功能，非授權(quán)者將只能監(jiān)測到控制管線邏輯架構(gòu)1始終呈現(xiàn)活動狀態(tài)。換言之，觀察控制管線邏輯架構(gòu)1的行為去猜測內(nèi)部的運(yùn)作是徒勞無功的。
權(quán)利要求
1.一種控制管線邏輯架構(gòu)，系將多個指令重疊起來，根據(jù)每一個階段的輸入決定流動路徑，其特征在于控制管線邏輯架構(gòu)包括有復(fù)數(shù)個組合式邏輯單元，每個組合式邏輯單元由一組合式邏輯元件、一活動位元、一隨機(jī)雜訊產(chǎn)生器組成；組合式邏輯元件，系負(fù)責(zé)執(zhí)行部分的輸入信號，每一個組合式邏輯元件的輸入與輸出端分別連結(jié)一正反器；一隨機(jī)雜訊產(chǎn)生器，系產(chǎn)生隨機(jī)雜訊去模擬輸入流入組合式邏輯元件；一活動位元，表現(xiàn)出活動與不活動狀態(tài)，用以控制組合邏輯元件接受真實(shí)輸入或是強(qiáng)迫接受隨機(jī)雜訊；藉由上述構(gòu)件組合成復(fù)數(shù)個資料流通路徑；當(dāng)沒有輸入流入控制管線邏輯架構(gòu)之內(nèi)時，隨機(jī)雜訊產(chǎn)生器將產(chǎn)生隨機(jī)雜訊而活動位元將迫使組合邏輯元件接收隨機(jī)雜訊為選擇的輸入，始終維持控制管線邏輯架構(gòu)于活動狀態(tài)。
2.根據(jù)權(quán)利要求1所述的控制管線邏輯架構(gòu)，其特征在于該正反器系用以決定資料的流動狀態(tài)。
3.根據(jù)權(quán)利要求1所述的控制管線邏輯架構(gòu)，其特征在于該隨機(jī)雜訊是以組合式邏輯元件的時脈訊號頻率以及電力消耗為輸入因數(shù)所產(chǎn)生。
4.根據(jù)權(quán)利要求1所述的控制管線邏輯架構(gòu)，其特征在于該控制管線邏輯尚未決定資料流至哪一路徑前，資料將流至所有可行的路徑；一旦決定了路徑，流至錯誤路徑的資料將隨即被終止傳送。
全文摘要
本發(fā)明涉及一種控制管線邏輯架構(gòu),其包括復(fù)數(shù)個組合式邏輯單元,每個組合式邏輯性單元由一組合式邏輯元件、一活動位元、一隨機(jī)雜訊產(chǎn)生器組成;當(dāng)沒有輸入流入控制管線邏輯架構(gòu)內(nèi)時,隨機(jī)雜訊產(chǎn)生器將產(chǎn)生隨機(jī)雜訊,而活動位元將迫使組合邏輯元件接收隨機(jī)雜訊為選擇的輸入,始終維持控制管線邏輯架構(gòu)于運(yùn)作狀態(tài),以免除控制管線邏輯顯露出其內(nèi)部的功能,藉以保護(hù)控制管線邏輯避免被不當(dāng)?shù)谋O(jiān)看和觀察。
文檔編號G06F13/40GK1366249SQ0110083
公開日2002年8月28日 申請日期2001年1月15日 優(yōu)先權(quán)日2001年1月15日
發(fā)明者后健慈, 徐秀瑩 申請人:英屬維京群島蓋內(nèi)蒂克瓦耳有限公司