一種具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路，屬于集成電路技術(shù)。
【背景技術(shù)】
[0002]在模擬電路和混合信號(hào)電路中，帶隙基準(zhǔn)電路是其中一個(gè)很重要的單元，其基本的功能是提供一個(gè)幾乎與芯片輸入電壓以及溫度無(wú)關(guān)的基準(zhǔn)電壓，以供其他功能模塊使用。隨著集成電路的發(fā)展和SOC系統(tǒng)的復(fù)雜化，對(duì)帶隙基準(zhǔn)的功耗、失調(diào)電壓及啟動(dòng)速度的要求越來(lái)越高。帶隙基準(zhǔn)電路中與電源無(wú)關(guān)的偏置電路有一個(gè)很重要的問(wèn)題是“簡(jiǎn)并”偏置點(diǎn)的存在，即帶隙基準(zhǔn)中存在兩個(gè)平衡工作點(diǎn)，其中一個(gè)是零點(diǎn)，并且可以無(wú)限期的保持關(guān)斷狀態(tài)，另一個(gè)是正常工作點(diǎn)。由于電路可以穩(wěn)定在兩種工作狀態(tài)中的任意一種，所以需要通過(guò)增加一種電路，使得電源上電后能驅(qū)使電路擺脫簡(jiǎn)并工作狀態(tài)并正常工作，這種電路就是所需要的啟動(dòng)電路。由此可見(jiàn)啟動(dòng)電路的性能好壞能夠直接影響帶隙基準(zhǔn)的性能。
[0003]在大部分的啟動(dòng)電路中，如附圖1，多用PMOS器件作為啟動(dòng)的開(kāi)關(guān)，且用電阻作為負(fù)載的電流鏡，PMOS的漏電壓為三極管基極發(fā)射極電壓，源電壓為電源，PMOS管在某些極端的工藝角下(如快角高溫)泄漏電流13大，該泄漏電流會(huì)分流出部分三極管電流，從而兩個(gè)三極管的電流Il和12不能完全匹配，當(dāng)帶隙基準(zhǔn)本身功耗很低時(shí)，比如Il和12本身只有數(shù)十微安，而13的電流達(dá)到數(shù)十納安時(shí)，電流的失配會(huì)導(dǎo)致輸出基準(zhǔn)電壓失調(diào)，且用電阻作負(fù)載的話，形成版圖會(huì)增大版圖面積。

【發(fā)明內(nèi)容】

[0004]發(fā)明目的:為了克服現(xiàn)有技術(shù)中存在的不足，本發(fā)明提供一種具有極低泄漏電流的帶隙基準(zhǔn)啟動(dòng)電路，用NMOS管作為導(dǎo)通的開(kāi)關(guān)，用高長(zhǎng)寬比PMOS管代替電阻，減少了各個(gè)工藝角下泄漏電流，從而減小輸出失調(diào)電壓并提升帶隙基準(zhǔn)的性能。
[0005]技術(shù)方案:為實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案為:
[0006]帶隙基準(zhǔn)核心電路正常工作后，帶隙基準(zhǔn)啟動(dòng)電路應(yīng)關(guān)斷，但由于帶隙基準(zhǔn)啟動(dòng)電路不完全關(guān)斷會(huì)對(duì)帶隙基準(zhǔn)核心電路注入電流，導(dǎo)致帶隙基準(zhǔn)核心電路的電流失配，最終輸出基準(zhǔn)電壓失調(diào)，在低功耗(如數(shù)十微安)帶隙基準(zhǔn)核心電路中，帶隙基準(zhǔn)啟動(dòng)電路的泄漏電流在某些工藝角下可能達(dá)到數(shù)十納安，使得失調(diào)電壓變得更加明顯。這對(duì)這種情況，本發(fā)明提出一種具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路，包括高長(zhǎng)寬比PMOS管、電流鏡和NMOS開(kāi)關(guān)，將高長(zhǎng)寬比PMOS管作為電阻使用，NMOS開(kāi)關(guān)與帶隙基準(zhǔn)核心電路的輸入端相連，電流鏡與帶隙基準(zhǔn)核心電路的輸出端相連;所述高長(zhǎng)寬比PMOS管為長(zhǎng)寬比大于等于10:1的PMOS 管。
[0007]本發(fā)明采用匪OS開(kāi)關(guān)，開(kāi)啟速度比PMOS開(kāi)關(guān)快；帶隙基準(zhǔn)核心電路正常工作后，NMOS開(kāi)關(guān)關(guān)斷，匪OS開(kāi)關(guān)的柵源電壓為負(fù)電壓，從而關(guān)斷效果更明顯，在任何工藝角和溫度下泄漏電流都在皮安級(jí)別以下，對(duì)帶隙基準(zhǔn)核心電路的電流失配影響可以忽略，帶隙基準(zhǔn)啟動(dòng)電路中的其它支路仍處于導(dǎo)通狀態(tài)，但此時(shí)帶隙基準(zhǔn)啟動(dòng)電路靜態(tài)電流很小；用高長(zhǎng)寬比PMOS管代替常規(guī)無(wú)源電阻，節(jié)省芯片面積。
[0008]具體的，所述高長(zhǎng)寬比PMOS管包括第三PMOS管PM3，第三PMOS管PM3的柵極接地，源極接電源電壓VDD，漏極接第二 NMOS管匪2的漏極；
[0009]所述電流鏡包括第二匪OS管匪2、第三NMOS管匪3、和第四PMOS管PM4;第二匪OS管匪2的柵極接第三匪OS管匪3的柵極，源極接地，漏極接第三PMOS管PM3的漏極；第三WOS管匪3的柵極接第三匪OS管匪3的漏極，源極接地，漏極接第四PMOS管PM4的漏極;第四PMOS管PM4的柵極接帶隙基準(zhǔn)核心電路的輸出端，源極接電源電壓VDD，漏極接第三匪OS管匪3的漏極；
[0010]所述匪OS開(kāi)關(guān)包括第一匪OS管匪I，第一匪OS管匪I的柵極接第三PMOS管PM3的漏極，源極接帶隙基準(zhǔn)核心電路的輸入端，漏極接電源電壓VDD。
[0011]有益效果:本發(fā)明提供的具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路，采用匪OS管作為導(dǎo)通的開(kāi)關(guān)，啟動(dòng)速度比以PMOS管作為導(dǎo)通的開(kāi)關(guān)的啟動(dòng)電路啟動(dòng)速度快;使用高長(zhǎng)寬比PMOS管代替電阻，減小了版圖面積;在帶隙基準(zhǔn)正常工作后，NMOS開(kāi)關(guān)的源端電壓為NPN管的基極發(fā)射極電壓，從而NMOS的柵源電壓接近負(fù)的基極發(fā)射極電壓，啟動(dòng)電路在基準(zhǔn)源正常工作后能徹底關(guān)斷，在各種情況的工藝角下，泄漏電流13都非常小，對(duì)核心電路Il和12的輸出幾乎不產(chǎn)生影響;雖然在啟動(dòng)電路關(guān)斷后(即NMOS開(kāi)關(guān)關(guān)斷后)，其它支路(包含PM3、匪2、PM4、匪3的支路)是導(dǎo)通的，但是靜態(tài)電流十分小，功耗也比較小。綜上，本發(fā)明的啟動(dòng)電路能夠很好地驅(qū)動(dòng)帶隙基準(zhǔn)的核心電路，使其正常工作，也能及時(shí)穩(wěn)定地關(guān)斷，不影響帶隙基準(zhǔn)的正常工作。
【附圖說(shuō)明】
[0012]圖1為采用PMOS作為開(kāi)關(guān)的常規(guī)啟動(dòng)電路；
[0013]圖2為本發(fā)明的結(jié)構(gòu)不意圖；
[0014]圖3為本發(fā)明在十二種工藝角下的泄漏電流隨溫度變化的曲線圖。
【具體實(shí)施方式】
[0015]下面結(jié)合附圖對(duì)本發(fā)明作更進(jìn)一步的說(shuō)明。
[0016]如圖1所示為一種具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路，包括高長(zhǎng)寬比PMOS管、電流鏡和匪OS開(kāi)關(guān)，將高長(zhǎng)寬比PMOS管作為電阻使用，匪OS開(kāi)關(guān)與帶隙基準(zhǔn)核心電路的輸入端相連，電流鏡與帶隙基準(zhǔn)核心電路的輸出端相連;所述高長(zhǎng)寬比PMOS管為長(zhǎng)寬比大于等于10:1的PMOS管。
[0017]所述高長(zhǎng)寬比PMOS管包括第三PMOS管PM3，第三PMOS管PM3的柵極接地，源極接電源電壓VDD，漏極接第二 NMOS管NM2的漏極。
[0018]所述電流鏡包括第二 NMOS管NM2、第三匪OS管匪3、和第四PMOS管PM4 ；第二匪OS管匪2的柵極接第三匪OS管匪3的柵極，源極接地，漏極接第三PMOS管PM3的漏極；第三WOS管匪3的柵極接第三匪OS管匪3的漏極，源極接地，漏極接第四PMOS管PM4的漏極;第四PMOS管PM4的柵極接帶隙基準(zhǔn)核心電路的輸出端，源極接電源電壓VDD，漏極接第三匪OS管匪3的漏極。
[0019]所述匪OS開(kāi)關(guān)包括第一匪OS管匪I，第一匪OS管匪I的柵極接第三PMOS管PM3的漏極，源極接帶隙基準(zhǔn)核心電路的輸入端，漏極接電源電壓VDD。
[0020]本案的帶隙基準(zhǔn)啟動(dòng)電路的工作過(guò)程如下:
[0021]當(dāng)帶隙基準(zhǔn)處于零狀態(tài)，即帶隙基準(zhǔn)核心電路電流為零時(shí)，啟動(dòng)電路中的第四PMOS管PM4與帶隙基準(zhǔn)核心電路中的第二 PMOS管PM2形成電流鏡，所以啟動(dòng)電路中第四PMOS管PM4和第三匪OS管匪3形成的支路電流也為零。又因?yàn)榈谌齆MOS管匪3與第二 NMOS管匪2同樣構(gòu)成電流鏡，因此第三PMOS管PM3與第二 NMOS管匪2形成的支路電流同樣為零，柵端接地、長(zhǎng)寬比為10:1的第三PMOS管PM3相當(dāng)于具有很高阻值的電阻，因此支路電流為零。由上述條件可知，作為開(kāi)關(guān)的第一 NMOS管匪I的柵端電壓處于高電壓，因此第一 NMOS管匪I導(dǎo)通，對(duì)第二 NPN管NPN2進(jìn)行充電，直至帶隙基準(zhǔn)核心電路正常工作。
[0022]當(dāng)帶隙基準(zhǔn)核心電路正常工作時(shí)，啟動(dòng)電路中的第四PMOS管PM4通過(guò)與第二PMOS管PM2鏡像使第四PMOS管PM4和第三NMOS管NM3形成的支路具有電流，又因?yàn)榈谌齆MOS管NM3與第二 NMOS管匪2同樣構(gòu)成電流鏡，且第二 NMOS管匪2的尺寸是第三匪OS管匪3的20倍，因此第三PMOS管PM3與第二 NMOS管NM2形成的支路電流是第四PMOS管PM4和第三NMOS管NM3形成的支路電流的若干倍。又由于第三PMOS管PM3具有很高的阻值，所以第一匪OS管的柵端具有低電壓，且在帶隙基準(zhǔn)核心電路正常工作時(shí)，第二NPN管NPN2的集電極電壓大概在600mV左右，即第一NMOS管匪I的源端電壓為600mV左右，因此第一NMOS管匪I的VGS〈0，由此第一匪OS管匪I關(guān)斷，并在任何工藝角和溫度下，泄漏電流13都非常小，所以啟動(dòng)電路關(guān)斷的比較徹底，當(dāng)帶隙基準(zhǔn)源本身功耗很低時(shí)，該泄漏電流也不會(huì)造成很大的失調(diào)電壓，對(duì)帶隙基準(zhǔn)的核心電路幾乎沒(méi)有影響。雖然啟動(dòng)電路的其他支路仍然導(dǎo)通，但因?yàn)槠骷叽绲脑O(shè)置，靜態(tài)電流十分小，功耗很低。
[0023]圖3為本發(fā)明的啟動(dòng)電路在各個(gè)工藝角下的泄漏電流13隨溫度變化的曲線圖，由于各個(gè)工藝角下的泄漏電流隨溫度變化的曲線差別微乎其微，圖3中的12種情況幾乎重復(fù)為一條曲線了；從圖中可以看出各個(gè)工藝角下泄漏電流都是隨著溫度的升高而上升，且在75°之前幾乎不變，在75°之后上升比較迅速，但總體泄露電流都十分小，最大只有2.85pA。依照經(jīng)驗(yàn)而言，泄漏電流應(yīng)在快角高溫時(shí)比較大，所以仿真的泄漏電流完全符合規(guī)律，且在快角高溫下的泄漏電流也十分小。
[0024]以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出:對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路，其特征在于:包括高長(zhǎng)寬比PMOS管、電流鏡和匪OS開(kāi)關(guān)，將高長(zhǎng)寬比PMOS管作為電阻使用，匪OS開(kāi)關(guān)與帶隙基準(zhǔn)核心電路的輸入端相連，電流鏡與帶隙基準(zhǔn)核心電路的輸出端相連;所述高長(zhǎng)寬比PMOS管為長(zhǎng)寬比大于等于10:1的PMOS管。2.根據(jù)權(quán)利要求1所述的具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路，其特征在于:所述高長(zhǎng)寬比PMOS管包括第三PMOS管PM3，第三PMOS管PM3的柵極接地，源極接電源電壓VDD，漏極接第二 NMOS管NM2的漏極； 所述電流鏡包括第二 NMOS管匪2、第三匪OS管匪3、和第四PMOS管PM4 ；第二匪OS管匪2的柵極接第三匪OS管匪3的柵極，源極接地，漏極接第三PMOS管PM3的漏極；第三WOS管匪3的柵極接第三匪OS管匪3的漏極，源極接地，漏極接第四PMOS管PM4的漏極;第四PMOS管PM4的柵極接帶隙基準(zhǔn)核心電路的輸出端，源極接電源電壓VDD，漏極接第三NMOS管NM3的漏極；所述NMOS開(kāi)關(guān)包括第一NMOS管NMl，第一NMOS管匪I的柵極接第三PMOS管PM3的漏極，源極接帶隙基準(zhǔn)核心電路的輸入端，漏極接電源電壓VDD。
【專利摘要】本發(fā)明公開(kāi)了一種具有極低泄露電流的帶隙基準(zhǔn)啟動(dòng)電路，包括高長(zhǎng)寬比PMOS管、電流鏡和NMOS開(kāi)關(guān)，將高長(zhǎng)寬比PMOS管作為電阻使用，NMOS開(kāi)關(guān)與帶隙基準(zhǔn)核心電路的輸入端相連，電流鏡與帶隙基準(zhǔn)核心電路的輸出端相連。本發(fā)明采用NMOS開(kāi)關(guān)，開(kāi)啟速度比PMOS開(kāi)關(guān)快；帶隙基準(zhǔn)電路正常工作后，NMOS開(kāi)關(guān)關(guān)斷，NMOS的柵源電壓為負(fù)電壓，從而關(guān)斷效果更明顯，在任何工藝角和溫度下泄漏電流都在皮安級(jí)別以下，對(duì)基準(zhǔn)源電流失配影響可以忽略，啟動(dòng)電路中的其它支路仍處于導(dǎo)通狀態(tài)，但此時(shí)啟動(dòng)電路靜態(tài)電流很??；用PMOS管電阻代替常規(guī)無(wú)源電阻，節(jié)省芯片面積。
【IPC分類】G05F1/56
【公開(kāi)號(hào)】CN105511540
【申請(qǐng)?zhí)枴緾N201610003613
【發(fā)明人】吳建輝, 孫杰, 傅娟, 李紅
【申請(qǐng)人】東南大學(xué)
【公開(kāi)日】2016年4月20日
【申請(qǐng)日】2016年1月4日