本發(fā)明涉及集成電路領(lǐng)域，更具體地，涉及一種改進(jìn)型緊湊CMOS穩(wěn)壓電路。

背景技術(shù)：

以往集成電路工作頻率較低，封裝引起的信號波動對電路的影響并不大；后來集成電路工作頻率有了一些提高，封裝引起的信號波動對電路的影響隨之增大，此時可以利用一些比較常見的方法來解決，如用電容濾波等；但隨著集成電路工作頻率越來越高，封裝引起的信號波動對電路的影響也越來越大，比如在電容型SAR結(jié)構(gòu)ADC中，開關(guān)電路控制電容進(jìn)行充放電，而給電容充電的參考電壓有很大波動，整個電路性能因此有較大損失，有效位數(shù)也會有很明顯的下降。

經(jīng)典電壓濾波、穩(wěn)定電壓的方法是在電壓的輸出端加一個較大的電容，電路工作頻率越高，電壓要求越穩(wěn)定，從而電容會越大；而CMOS工藝中大容量電容一般使用片上金屬電容實現(xiàn)，其面積較大，如果按照經(jīng)典電容濾波的設(shè)計方法，其面積甚至超過了整個芯片，且還要根據(jù)不同工作頻率來選擇不同類型和不同大小的電容；因此在高頻下CMOS電路僅僅只使用電容進(jìn)行電壓穩(wěn)定代價是難以接受，甚至不可能的。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種改進(jìn)型緊湊CMOS穩(wěn)壓電路，該電路結(jié)構(gòu)簡單、易于實現(xiàn)、占用芯片面積小并提供穩(wěn)定的參考電壓輸出。

為了達(dá)到上述技術(shù)效果，本發(fā)明的技術(shù)方案如下：

一種改進(jìn)型緊湊CMOS穩(wěn)壓電路，包括第一N型MOS管MN0、第二N型MOS管MN1、第三N型MOS管MN3、第四N型MOS管MN4、第五N型MOS管MN5，還包括第一P型MOS管MP0、第二P型MOS管MP1；

所述第一N型MOS管MN0的柵極和漏極連接在一起并連接到電源V_dd；所述第二N型MOS管MN1的柵極和漏極連接在一起并連接到第一N型MOS管MN0源極，第二N型MOS管MN1的源極接地；第三N型MOS管MN3的柵極連接在第二N型MOS管MN1的漏極，第三N型MOS管MN3的源極與漏極接地；第四N型MOS管MN4的源極接地，第四N型MOS管MN4的柵極接到第二N型MOS管MN1的漏極，第四N型MOS管MN4的漏極接到第二P型MOS管MP1的漏極；第五N型MOS管MN5的源極與漏極接地，第五N型MOS管MN5的漏極接到第二P型MOS管MP1的源極；第二P型MOS管MP1的源極還接到第一P型MOS管MP0的漏極，第一P型MOS管MP0的源極接到電源V_dd，第一P型MOS管MP0的柵極接到第第二P型MOS管MP1的漏極。

進(jìn)一步地，所述第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1均工作在飽和區(qū)。

進(jìn)一步地，所述第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1的過驅(qū)動電壓之和不大于電源V_dd：

V_OD0+V_OD1+V_OD4+ΔV≤V_dd

其中V_OD0為第一P型MOS管MP0的過驅(qū)動電壓，V_OD1為第二P型MOS管MP1的過驅(qū)動電壓，V_OD4為第四N型MOS管MN4的過驅(qū)動電壓，ΔV為各MOS管的設(shè)計余量。

進(jìn)一步地，所述第二P型MOS管MP1的柵極作為電路的信號輸入端，第一P型MOS管MP0的漏極與第二P型MOS管MP1的源極之間的連接點作為電路的輸出端。

進(jìn)一步地，所述第二P型MOS管MP1和第三N型MOS管MN3在電路中產(chǎn)生的溝道長度調(diào)制現(xiàn)象對電路的影響不予考慮。

本發(fā)明中，第一N型MOS管MN0的柵極和漏級連接在一起連接到電源V_dd，因此構(gòu)成一個NMOS二極管，這樣接入電路中使得第一N型MOS管MN0將一直處于飽和區(qū)，同時相當(dāng)于作為一個電阻接入電路中，分掉了部分電壓；

第二N型MOS管MN1的柵極和漏級連接在一起接到第一N型MOS管MN0的源級，即相當(dāng)于把一個電阻接入到電路中，兩個二極管連接的NMOS管串聯(lián)到一起就相當(dāng)于兩個電阻串聯(lián)到一起進(jìn)行分壓，給后面的電路提供一個偏置電壓V_bias；

第三N型MOS管MN3的柵極連接在第二N型MOS管MN1的漏級，第三N型MOS管MN3的源級與漏級都接地，相當(dāng)于接入一個等效電容對第二N型MOS管MN1產(chǎn)生的偏置電壓進(jìn)行濾波，然后再將得到的偏置電壓接到第四N型MOS管MN4的柵極；

第四N型MOS管MN4的源級接地，其漏級接到第二P型MOS管MP1的漏級，第二P型MOS管MP1的源級接到的第一P型MOS管MP0的漏級，第一P型MOS管MP0的源級直接接到電流源V_dd，第一P型MOS管MP0的柵極接到第二P型MOS管MP1的漏級，這就相當(dāng)于是一個電壓—電流的負(fù)反饋結(jié)構(gòu),此結(jié)構(gòu)減小了輸出阻抗，增大了負(fù)載能力。

與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案的有益效果是：

本發(fā)明電路只包含MOS管，其具有功耗小、面積小的特點，與一般基于片上電容的濾波穩(wěn)定電路相比，具有更優(yōu)的實用性。

附圖說明

圖1為本發(fā)明的具體電路圖；

圖2為本發(fā)明電路圖的小信號模型；

圖3為本發(fā)明電路圖的仿真測試結(jié)果。

具體實施方式

附圖僅用于示例性說明，不能理解為對本專利的限制；

為了更好說明本實施例，附圖某些部件會有省略、放大或縮小，并不代表實際產(chǎn)品的尺寸；

對于本領(lǐng)域技術(shù)人員來說，附圖中某些公知結(jié)構(gòu)及其說明可能省略是可以理解的。

下面結(jié)合附圖和實施例對本發(fā)明的技術(shù)方案做進(jìn)一步的說明。

實施例1

如圖1所示，一種改進(jìn)型緊湊CMOS穩(wěn)壓電路，包括第一N型MOS管MN0、第二N型MOS管MN1、第三N型MOS管MN3、第四N型MOS管MN4、第五N型MOS管MN5，還包括第一P型MOS管MP0、第二P型MOS管MP1；

所述第一N型MOS管MN0的柵極和漏極連接在一起并連接到電源V_dd；所述第二N型MOS管MN1的柵極和漏極連接在一起并連接到第一N型MOS管MN0源極，第二N型MOS管MN1的源極接地；第三N型MOS管MN3的柵極連接在第二N型MOS管MN1的漏極，第三N型MOS管MN3的源極與漏極接地；第四N型MOS管MN4的源極接地，第四N型MOS管MN4的柵極接到第二N型MOS管MN1的漏極，第四N型MOS管MN4的漏極接到第二P型MOS管MP1的漏極；第五N型MOS管MN5的源極與漏極接地，第五N型MOS管MN5的漏極接到第二P型MOS管MP1的源極；第二P型MOS管MP1的源極還接到第一P型MOS管MP0的漏極，第一P型MOS管MP0的源極接到電源V_dd，第一P型MOS管MP0的柵極接到第第二P型MOS管MP1的漏極。

第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1均工作在飽和區(qū)。

第四N型MOS管MN4、第一P型MOS管MP0和第二P型MOS管MP1的過驅(qū)動電壓之和不大于電源V_dd：

V_OD0+V_OD1+V_OD4+ΔV≤V_dd (1)

其中V_OD0為第一P型MOS管MP0的過驅(qū)動電壓，V_OD1為第二P型MOS管MP1的過驅(qū)動電壓，V_OD4為第四N型MOS管MN4的過驅(qū)動電壓，ΔV為各MOS管的設(shè)計余量。

第二P型MOS管MP1的柵極作為電路的信號輸入端，第一P型MOS管MP0的漏極與第二P型MOS管MP1的源極之間的連接點作為電路的輸出端。

第二P型MOS管MP1和第三N型MOS管MN3在電路中產(chǎn)生的溝道長度調(diào)制現(xiàn)象對電路的影響不予考慮。

本發(fā)明中，第一N型MOS管MN0的柵極和漏級連接在一起連接到電源V_dd，因此構(gòu)成一個NMOS二極管，這樣接入電路中使得第一N型MOS管MN0將一直處于飽和區(qū)，同時相當(dāng)于作為一個電阻接入電路中，分掉了部分電壓；

第二N型MOS管MN1的柵極和漏級連接在一起接到第一N型MOS管MN0的源級，即相當(dāng)于把一個電阻接入到電路中，兩個二極管連接的NMOS管串聯(lián)到一起就相當(dāng)于兩個電阻串聯(lián)到一起進(jìn)行分壓，給后面的電路提供一個偏置電壓V_bias；

第三N型MOS管MN3的柵極連接在第二N型MOS管MN1的漏級，第三N型MOS管MN3的源級與漏級都接地，相當(dāng)于接入一個等效電容對第二N型MOS管MN1產(chǎn)生的偏置電壓進(jìn)行濾波，然后再將得到的偏置電壓接到第四N型MOS管MN4的柵極；

第四N型MOS管MN4的源級接地，其漏級接到第二P型MOS管MP1的漏級，第二P型MOS管MP1的源級接到的第一P型MOS管MP0的漏級，第一P型MOS管MP0的源級直接接到電流源V_dd，第一P型MOS管MP0的柵極接到第二P型MOS管MP1的漏級，這就相當(dāng)于是一個電壓—電流的負(fù)反饋結(jié)構(gòu),此結(jié)構(gòu)減小了輸出阻抗，增大了負(fù)載能力。

本發(fā)明電路通過提高電路的電源抑制比(PSRR)來減少輸出電壓的波動，而電源抑制比(PSRR)定義為：從輸入到輸出的增益除以從電源到輸出的增益。如圖2所示，該圖是MP0管、MP1管、MN3管構(gòu)成的通路的小信號模型，為簡化起見，忽略MP1管和MN3管的溝道長度調(diào)制，對于d0點有：

V_out＝-V_gs1 (2)

因為MP0管的柵極和MP1管的漏級連接在一起，故對于g0點和d1點有：

V_gs0＝V_g0-V_dd→→→V_g0＝V_gs0+V_dd (3)

對于d0點的電流有：

$g_{m0}{V}_{gs0}=\frac{V_{dd}-V_{out}}{r_0}+g_{m1}{V}_{gs1}---\left(4\right)$

對于d3點的電流有：

g_m1V_gs1＝-g_m3V_gs3 (5)

又有：V_dd＝V_out+V_g0 (6)

將上面的式子聯(lián)立成方程組解得

$\frac{V_{out}}{V_{dd}}=\frac{1}{1+(g_{m0}+g_{m1})r_0}$

輸出V_out與輸入V_ref的增益可以近似地看作1，而輸出V_out與電源V_dd的增益如上式所示，很顯然這個結(jié)果小于1，所以我們得到的電源抑制比(PSRR)大于1。如果沒有接該電路，那么提供的電壓變化多少輸出電壓就跟著變化多少，而接上這個電路后電源抑制比大于1就可以很好地抑制電源波動引起的輸出電壓的波動。

用本發(fā)明電路做實際實驗，用到的電源V_dd為1.8V，假定封裝的電阻為10歐，需要得到的輸出電壓為1.5V，通過具體的計算得到每個管子的尺寸和輸入電壓，接入該電路，仿真測試的方式是在輸出端和地端之間接上一個1A的電流源，測試輸出端的電壓。仿真結(jié)果如圖3所示，可以得到輸出阻抗可降到8歐以下，且可得到較穩(wěn)定的輸出電壓。

相同或相似的標(biāo)號對應(yīng)相同或相似的部件；

附圖中描述位置關(guān)系的用于僅用于示例性說明，不能理解為對本專利的限制；

顯然，本發(fā)明的上述實施例僅僅是為清楚地說明本發(fā)明所作的舉例，而并非是對本發(fā)明的實施方式的限定。對于所屬領(lǐng)域的普通技術(shù)人員來說，在上述說明的基礎(chǔ)上還可以做出其它不同形式的變化或變動。這里無需也無法對所有的實施方式予以窮舉。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明權(quán)利要求的保護(hù)范圍之內(nèi)。