穩(wěn)壓電路的制作方法
【專利摘要】本實用新型涉及一種穩(wěn)壓電路，包括慢速回路和快速回路，所述慢速回路中第一PMOS管M1的源極連接第三PMOS管M3的漏極，柵極連接輸出端OUT，漏極與第二PMOS管M2的漏極連接；所述第二PMOS管M2的源極連接快速回路中第四PMOS管M4的漏極，柵極連接參考電壓REF；所述第三PMOS管M3的源極連接第七PMOS管MP1的漏極，柵極與第四PMOS管M4的柵極連接；所述第七PMOS管MP1的源極連接電源電壓VDD，柵極與第三PMOS管M3的源極連接；所述第八PMOS管MP2的源極連接電源電壓VDD，柵極與第七PMOS管MP1的柵極連接，漏極連接第四PMOS管M4的源極；所述第九PMOS管MP0的源極連接電源電壓VDD，柵極與第八PMOS管MP2的漏極連接，漏極連接負(fù)載。這種穩(wěn)壓電路慢速回路保證負(fù)載和負(fù)載拷貝低頻電壓的穩(wěn)定。
【專利說明】穩(wěn)壓電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及電路領(lǐng)域，尤其涉及一種穩(wěn)壓電路。
【背景技術(shù)】
[0002]穩(wěn)壓電路，一般是指確保輸出電壓穩(wěn)定的電路。當(dāng)輸出負(fù)載變化，如輸出電流變高時，以及輸入電壓如電源電壓發(fā)生變化時，仍能保持輸出的電壓穩(wěn)定。穩(wěn)壓電路對電源的噪聲啟動抑制作用。
[0003]已有的穩(wěn)壓電路一般采用米勒補(bǔ)償，如附圖1所示；CC是米勒電容，MPO是輸出負(fù)載電流的管子，一般電流比較大，夸導(dǎo)比較大，有利于使用米勒補(bǔ)償來降低主極點(diǎn)，增加系統(tǒng)穩(wěn)定性；大的CC雖然有利系統(tǒng)穩(wěn)定，但將把PG點(diǎn)上的電源噪聲傳遞到負(fù)載上，使得高頻電源噪聲抑制比下降嚴(yán)重。
[0004]另外一種兩回路的拷貝補(bǔ)償穩(wěn)壓電路如附圖2所示，有一個負(fù)載拷貝，在一定比例上模擬負(fù)載，有個慢速回路，負(fù)載控制Pl和P2的柵極，保證負(fù)載和負(fù)載拷貝的低頻電壓的穩(wěn)定。對于高頻電源噪聲，和高頻輸出電壓的穩(wěn)定，通過一個快速回路，實現(xiàn)對高頻信號的反應(yīng)。主要缺點(diǎn)是需要負(fù)載拷貝，浪費(fèi)電流，而且對于壓控振蕩器等負(fù)載，負(fù)載拷貝無法精確實現(xiàn)。同時需要兩個放大器Al和A2，面積大。

【發(fā)明內(nèi)容】

[0005]本實用新型所要解決的技術(shù)問題是，提供一種能夠調(diào)節(jié)輸出電流，保持環(huán)路穩(wěn)定的穩(wěn)壓電路。
[0006]為了解決上述技術(shù)問題，本實用新型是通過以下技術(shù)方案實現(xiàn)的:一種穩(wěn)壓電路，包括慢速回路和快速回路，所述慢速回路由第一 PMOS管Ml、第二 PMOS管M2、第三PMOS管M3、第七PMOS管MP1、第八PMOS管MP2、第九PMOS管MPO和負(fù)載構(gòu)成，所述快速回路由補(bǔ)償電容MC、第四PMOS管M4、第九PMOS管MPO和負(fù)載構(gòu)成；所述慢速回路中第一 PMOS管Ml的源極連接第三PMOS管M3的漏極，柵極連接輸出端0UT，漏極與第二 PMOS管M2的漏極連接；所述第二 PMOS管M2的源極連接快速回路中第四PMOS管M4的漏極，柵極連接參考電壓REF ;所述第三PMOS管M3的源極連接第七PMOS管MPl的漏極，柵極與第四PMOS管M4的柵極連接；所述第七PMOS管MPl的源極連接電源電壓VDD，柵極與第三PMOS管M3的源極連接；所述第八PMOS管MP2的源極連接電源電壓VDD，柵極與第六PMOS管MPl的柵極連接，漏極連接第四PMOS管M4的源極；所述第九PMOS管MPO的源極連接電源電壓VDD，柵極與第八PMOS管MP2的漏極連接，漏極連接負(fù)載，所述補(bǔ)償電容MC并聯(lián)在所述負(fù)載與第九PMOS管MPO的漏極之間。
[0007]優(yōu)選的，所述第三PMOS管M3的漏極和負(fù)載之間并聯(lián)有一第五PMOS管M5，其中第五PMOS管M5的源極連接第三PMOS管M3的漏極，第五PMOS管M5的漏極連接負(fù)載。
[0008]優(yōu)選的，所述補(bǔ)償電容MC和負(fù)載上并聯(lián)有一第六PMOS管M6，其中第六PMOS管M6的源極連接補(bǔ)償電容MC，漏極連接負(fù)載，柵極與所述第五PMOS管M5的柵極連接。[0009]與現(xiàn)有技術(shù)相比，本實用新型的有益之處是:這種穩(wěn)壓電路慢速回路保證負(fù)載和負(fù)載拷貝低頻電壓的穩(wěn)定，對于高頻電源噪聲和高頻輸出電壓的穩(wěn)定，通過快速回路實現(xiàn)對聞頻彳目號的反應(yīng)。
[0010]【專利附圖】

【附圖說明】:
[0011]下面結(jié)合附圖對本實用新型進(jìn)一步說明。
[0012]圖1是已有的米勒補(bǔ)償穩(wěn)壓電路結(jié)構(gòu)示意圖；
[0013]圖2是已有的兩回路拷貝補(bǔ)償穩(wěn)壓電路結(jié)構(gòu)示意圖；
[0014]圖3是本實用新型穩(wěn)壓電路結(jié)構(gòu)示意圖。
[0015]圖中:1、慢速回路；2、快速回路；3、負(fù)載。
[0016]【具體實施方式】:
[0017]下面結(jié)合附圖及【具體實施方式】對本實用新型進(jìn)行詳細(xì)描述:
[0018]圖3所示一種穩(wěn)壓電路，包括慢速回路I和快速回路2，所述慢速回路I由第一PMOS管Ml、第二 PMOS管M2、第三PMOS管M3、第七PMOS管MPl、第八PMOS管MP2、第九PMOS管MPO和負(fù)載3構(gòu)成，所述快速回路2由補(bǔ)償電容MC、第四PMOS管M4、第九PMOS管MPO和負(fù)載3構(gòu)成；所述慢速回路中第一 PMOS管Ml的源極連接第三PMOS管M3的漏極，柵極連接輸出端0UT，漏極與第二 PMOS管M2的漏極連接；所述第二 PMOS管M2的源極連接快速回路2中第四PMOS管M4的漏極，柵極連接參考電壓REF ;所述第三PMOS管M3的源極連接第七PMOS管MPl的漏極，柵極與第四PMOS管M4的柵極連接；所述第七PMOS管MPl的源極連接電源電壓VDD，柵極與第三PMOS管M3的源極連接；所述第八PMOS管MP2的源極連接電源電壓VDD，柵極與第七PMOS管MPl的柵極連接，漏極連接第四PMOS管M4的源極；所述第九PMOS管MPO的源極連接電源電壓VDD，柵極與第八PMOS管MP2的漏極連接，漏極連接負(fù)載3，所述補(bǔ)償電容MC并聯(lián)在所述負(fù)載3與第九PMOS管MPO的漏極之間；所述第三PMOS管M3的漏極和負(fù)載3之間并聯(lián)有一第五PMOS管M5，其中第五PMOS管M5的源極連接第三PMOS管M3的漏極,第五PMOS管5的漏極連接負(fù)載3 ;所述補(bǔ)償電容MC和負(fù)載3上并聯(lián)有一第六PMOS管M6，其中第六PMOS管M6的源極連接補(bǔ)償電容MC，漏極連接負(fù)載3，柵極與所述第五PMOS管M5的柵極連接。
[0019]具體的，所述快速回路2由于使用補(bǔ)償電容MC隔離直流，使快速回路2的開環(huán)增益有一個低頻的零點(diǎn)，為了降低零點(diǎn)，可以增大補(bǔ)償電容MC，或者增大第四PMOS管M4的夸導(dǎo)，增大第四PMOS管M4的夸導(dǎo)可通過增大第四PMOS管M4的電流實現(xiàn)，為了不影響輸入，增加的第四PMOS管M4的電流可通過輔助第六PMOS管M6旁路掉，為了保持電路對稱，第五PMOS管M5也旁路掉一部分第三PMOS管M3的電流，而補(bǔ)償電容MC起到類似米勒電容的作用，用來保持環(huán)路的穩(wěn)定性。
[0020]這種穩(wěn)壓電路慢速回路I保證負(fù)載3和負(fù)載拷貝低頻電壓的穩(wěn)定，對于高頻電源噪聲和高頻輸出電壓的穩(wěn)定，通過快速回路2實現(xiàn)對高頻信號的反應(yīng)。
[0021]需要強(qiáng)調(diào)的是:以上僅是本實用新型的較佳實施例而已，并非對本實用新型作任何形式上的限制，凡是依據(jù)本實用新型的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本實用新型技術(shù)方案的范圍內(nèi)。
【權(quán)利要求】
1.一種穩(wěn)壓電路，包括慢速回路(I)和快速回路(2)，其特征在于:所述慢速回路(I)由第一 PMOS 管(Ml)、第二 PMOS 管(M2)、第三 PMOS 管(M3)、第七 PMOS 管(MPl)、第八 PMOS 管(MP2)、第九PMOS管(MPO)和負(fù)載(3)構(gòu)成，所述快速回路(2)由補(bǔ)償電容(MC)、第四PMOS管(M4)、第九PMOS管(MPO)和負(fù)載(3)構(gòu)成；所述慢速回路中第一 PMOS管(Ml)的源極連接第三PMOS管(M3)的漏極，柵極連接輸出端(0UT)，漏極與第二 PMOS管(M2)的漏極連接；所述第二 PMOS管(M2)的源極連接快速回路(2)中第四PMOS管(M4)的漏極，柵極連接參考電壓(REF);所述第三PMOS管(M3)的源極連接第七PMOS管(MPl)的漏極，柵極與第四PMOS管(M4)的柵極連接；所述第七PMOS管(MPl)的源極連接電源電壓(VDD)，柵極與第三PMOS管(M3)的源極連接；所述第八PMOS管(MP2)的源極連接電源電壓(VDD)，柵極與第七PMOS管(MPl)的柵極連接，漏極連接第四PMOS管(M4)的源極；所述第九PMOS管(MPO)的源極連接電源電壓(VDD)，柵極與第八PMOS管(MP2)的漏極連接，漏極連接負(fù)載(3)，所述補(bǔ)償電容(MO并聯(lián)在所述負(fù)載(3)與第九PMOS管(MPO)的漏極之間。
2.根據(jù)權(quán)利要求1所述的穩(wěn)壓電路，其特征在于:所述第三PMOS管(M3)的漏極和負(fù)載(3)之間并聯(lián)有一第五PMOS管(M5)，其中第五PMOS管(M5)的源極連接第三PMOS管(M3)的漏極，第五PMOS管(M5)的漏極連接負(fù)載(3)。
3.根據(jù)權(quán)利要求1或2所述的穩(wěn)壓電路，其特征在于:所述補(bǔ)償電容(MC)和負(fù)載(3)上并聯(lián)有一第六PMOS管(M6)，其中第六PMOS管(M6)的源極連接補(bǔ)償電容(MC)，漏極連接負(fù)載(3)，柵極與所述第五PMOS管(M5)的柵極連接。
【文檔編號】G05F1/56GK203502869SQ201320529297
【公開日】2014年3月26日 申請日期:2013年8月29日 優(yōu)先權(quán)日:2013年8月29日
【發(fā)明者】劉雄 申請人:蘇州蘇爾達(dá)信息科技有限公司