專利名稱：一種高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電路架構(gòu)，特別涉及一種把時間間隔轉(zhuǎn)換為數(shù)字信號的高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)。
背景技術(shù)：
所謂TDC(Time-to-Digital Converters)即時間數(shù)字轉(zhuǎn)換器，是一種把時間間隔轉(zhuǎn)換為數(shù)字信號的計時器。
最基本的時間數(shù)字轉(zhuǎn)換器是利用一個計數(shù)器在待測時間范圍內(nèi)，對一串?dāng)?shù)字脈沖進行計數(shù)；盡管現(xiàn)有的振蕩器計數(shù)可以實現(xiàn)穩(wěn)定的高速脈沖，但是隨之而來的功耗和噪聲是難以接受的。真正行之有效的方法是利用較低的計時頻率進行大的時間測量，對不足這一計時時間一個周期的部分時間做特殊處理，實現(xiàn)精確測量。
對于這種需要特殊處理的精確測量，常見的幾種計時方法如下電容電壓法在待測部分范圍內(nèi)，利用一個電流對電容充電，充滿后放電，一個充放電周期記為一個周期，不到一個周期的時間，電容電壓隨該充電時間而不同，再利用一個模數(shù)轉(zhuǎn)換器ADC把該電壓量轉(zhuǎn)為數(shù)字量，即可實現(xiàn)不到一個周期的精確測量；這種方法的不足之處是需要一個高精度的模數(shù)轉(zhuǎn)換器ADC，這個模數(shù)轉(zhuǎn)換器ADC設(shè)計本身需要一系列復(fù)雜的考慮；保證電容電壓的線性度也是一個難點，同時該充電電流也容易受外界條件干擾。
時間延展法類似上面一種方法，不同之處在于，在待測時間結(jié)束時，利用一個比充電電流小得多的額定電流對電容放電，只到電容電壓降到充電起始電壓為止，在放電過程中利用計數(shù)器計量這一被放大多倍的時間；雖然該方案相對上一方案有很大改進，但是為了獲得較高的精度，需要充電電流比放電電流大很多倍，為了使得這個比例足夠大，需要放電電流很小，充電電流很大。而太小的放電電流容易受到干擾，過大的充電電流也不現(xiàn)實。在計時時段結(jié)束后，還需要一個專門的處理時間對電容緩慢放電，無法實現(xiàn)連續(xù)的時間數(shù)字轉(zhuǎn)換。
游標(biāo)卡尺法基本原理是產(chǎn)生三組脈沖波形，一組參考脈沖，兩組觸發(fā)脈沖，兩組觸發(fā)脈沖周期相同但是與參考脈沖周期有微小差別，三個計數(shù)器分別計算三組脈沖數(shù)；起始脈沖開始后，起始計數(shù)器計算起始脈沖的個數(shù)，當(dāng)起始脈沖與參考脈沖重疊時，停止計數(shù)；同樣地，結(jié)束計數(shù)器計算結(jié)束脈沖開始到與參考脈沖重疊時的個數(shù)，參考計數(shù)器計算開始脈沖和結(jié)束脈沖開始之間的參考脈沖個數(shù)；該方法的解析度由兩種脈沖的周期差決定，不足之處是，需要很高鑒別相位差的見相器，在計時時段結(jié)束后，也需要額外的時間等候結(jié)束脈沖和參考脈沖重合，無法實現(xiàn)連續(xù)時間數(shù)字轉(zhuǎn)換。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)，采用全數(shù)字的方法，利用CMOS門級延時做最小計時單位，計時精度高。
本發(fā)明所要解決的技術(shù)問題可以通過以下技術(shù)方案來實現(xiàn)一種高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)，其特征在于，它包括產(chǎn)生低位數(shù)據(jù)的延時鏈環(huán)路、產(chǎn)生高位數(shù)據(jù)的計數(shù)器和一個補償控制源；由所述延時鏈環(huán)路進行低位計數(shù)并將此信號以特定的周期傳輸給所述計數(shù)器，所述計數(shù)器對此特定的周期的信號時間進行累加，作為時間數(shù)字轉(zhuǎn)換器的高位；所述補償控制源對所述延時鏈環(huán)路的電壓信號進行補償、控制。
所述延時鏈環(huán)路由延時單元環(huán)路、比較器、鎖存器、編碼器和初始化單元構(gòu)成；起始信號STA通過所述初始化單元使所述延時單元環(huán)路導(dǎo)通，所述延時單元環(huán)路通過比較器轉(zhuǎn)換為數(shù)字信號，由鎖存器輸出，最后一級鎖存器輸出作為進位信號；結(jié)束信號END使所述鎖存器將該時刻的數(shù)據(jù)鎖存并將鎖存的數(shù)據(jù)傳輸給編碼器，由編碼器將數(shù)據(jù)轉(zhuǎn)換并作為時間數(shù)字轉(zhuǎn)換器的低位輸出。
所述延時單元環(huán)路由若干全差分緩沖器連接構(gòu)成，所述最后一級緩沖器和第一級緩沖器反相連接，其余的每級緩沖器與后一級緩沖器同相連接。
所述緩沖器由P溝道場效應(yīng)管、信號開關(guān)EN、MOS管MP1、MP2、MN1、MN2、MN3、MN4構(gòu)成；MOS管MN1、MN2、MN3、MN4的源極互相連接，然后接地；MOS管MN1、MN3的柵極互相連接，然后依次連接MOS管MN2、MN3的漏極，接輸出端OUT-，MOS管MN2、MN4的柵極互相連接，然后依次連接MOS管MN4、MN1的漏極，接輸出端OUT+；電源電壓VDD接P溝道場效應(yīng)管的源極，補償控制源的電壓信號VBP接入P溝道場效應(yīng)管的柵極，P溝道場效應(yīng)管的漏極通過信號開關(guān)EN分別連接到MOS管MP1、MP2的源極，MOS管MP1、MP2的漏極分別接輸出端OUT-和輸出端OUT+，MOS管MP1、MP2的柵極分別接輸入端IN+、IN-，形成雙端輸入雙端輸出的全差分結(jié)構(gòu)，通過壓控電流源控制傳輸延時。
所述計數(shù)器為由若干個D觸發(fā)器構(gòu)成的行波計數(shù)器，對延時鏈環(huán)路給出的進位信號進行計數(shù)，作為時間數(shù)字轉(zhuǎn)換器的高位輸出。
所述控制補償源包括低壓降電壓調(diào)節(jié)器LDO、電流源緩沖器、PMOS電流鏡、NMOS電流鏡、偏置電壓輸出管和電流設(shè)置電阻；所述低壓降電壓調(diào)節(jié)器LDO依次連接PMOS電流鏡、電流源緩沖器、NMOS電流鏡和電流設(shè)置電阻，提供內(nèi)部工作電壓AVDD和一系列參考電壓；所述電流源緩沖器和電流設(shè)置電阻互相連接，作用產(chǎn)生原始參考電流，經(jīng)過PMOS電流鏡和NMOS電流鏡鏡像后，通過偏置電壓輸出管輸出電壓信號VBP。
在所述PMOS電流鏡和低壓降電壓調(diào)節(jié)器LDO之間設(shè)有具有分流作用的PMOS補償管，其柵極連接低壓降電壓調(diào)節(jié)器LDO，漏極連接PMOS電流鏡。
在所述NMOS電流鏡和低壓降電壓調(diào)節(jié)器LDO之間設(shè)有具有分流作用的NMOS補償管，其柵極連接低壓降電壓調(diào)節(jié)器LDO，漏極連接NMOS電流鏡。
所述偏置電壓輸出管的電源電壓接電源電壓VDD。
所述低壓降電壓調(diào)節(jié)器LDO由基準(zhǔn)源BANDGAP、誤差放大器、輸出管和分壓電阻構(gòu)成；基準(zhǔn)源BANDGAP的一端接入誤差放大器輸入端的負(fù)極，另一端接入電流源緩沖器，誤差放大器輸入端的正極接入分壓電阻之間，誤差放大器輸出端接輸出管的柵極，輸出管的漏極依次連接分壓電阻，進行分壓并輸出。
本發(fā)明的原理如下由延時鏈環(huán)路實現(xiàn)低位計數(shù)，其核心部分由n(n為正整數(shù))個緩沖器構(gòu)成，每級緩沖器有一個傳輸延時時間Δt，經(jīng)過2nΔt后各個緩沖器實現(xiàn)了一個周期的翻轉(zhuǎn)回到2nΔt之前的狀態(tài)，其周期T＝2nΔt，緩存器的輸出數(shù)據(jù)由鎖存器鎖存；低位計數(shù)器的進位端由最后一級緩沖器的數(shù)據(jù)鎖存輸出給高位計數(shù)器，低位計數(shù)器運行一個周期高位計數(shù)器計數(shù)累加1，最后一級緩沖器的鎖存數(shù)據(jù)進位，可以保證在停止計數(shù)的那一刻，低位數(shù)據(jù)的循環(huán)和進位是匹配的。
計數(shù)器對延時鏈環(huán)路送來的周期為T的信號進行計數(shù)，每一個時間T計數(shù)器累加1，作為時間數(shù)字轉(zhuǎn)換器TDC的高位；時間T是最小計數(shù)精度Δt的2n倍(n即延時鏈環(huán)路級數(shù))，選取合適的n，保證計數(shù)器能夠?qū)χ芷跒門的信號作出正確的計數(shù)；高位計數(shù)器的最后一位為溢出位，當(dāng)計數(shù)器計到最后一位翻轉(zhuǎn)時，即表示計數(shù)超出范圍。
對于CMOS電路實現(xiàn)的延時鏈環(huán)路，當(dāng)外部條件變化時每一級緩沖器的傳輸延時Δt會發(fā)生變化，外部環(huán)境變化主要有溫度變化，電源電壓變化一級生產(chǎn)制造中的工藝偏差，在補償控制源的作用下，Δt的波動范圍被大大的縮小，使得時間數(shù)字轉(zhuǎn)換器TDC讀數(shù)在各種條件下有很好的一致性。
本發(fā)明的一種高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)具有如下的優(yōu)點1、計時精度高，最小時間分辨率即一級緩沖器傳輸延時。
2、處理速度快，計時結(jié)束，數(shù)據(jù)實時產(chǎn)生，無需額外處理時間。
3、由鎖存器輸出接高位計數(shù)器，保證了循環(huán)和進位的正確性。
4、引入補償控制源，保證在各種溫度，電壓，工藝等偏差下系統(tǒng)的一致性。
5、對組成電路的各個模塊要求不高，易于實現(xiàn)。
以下結(jié)合附圖和具體實施方式
來進一步說明本發(fā)明。


圖1是本發(fā)明的原理框圖；圖2是本發(fā)明中的延時鏈環(huán)路的電路原理圖；圖3是本發(fā)明中的延時鏈環(huán)路的時序波形圖；圖4是本發(fā)明中的緩沖器的電路原理圖；圖5是本發(fā)明中的計數(shù)器的電路原理圖；圖6是本發(fā)明中的計數(shù)器的時序波形圖；
圖7是本發(fā)明中的補償源電路的電路原理圖。
具體實施例方式
如圖1所示，一種高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)，它包括產(chǎn)生低位數(shù)據(jù)的延時鏈環(huán)路(10)、產(chǎn)生高位數(shù)據(jù)的計數(shù)器(20)和一個補償控制源(30)。
如圖2所示，延時鏈環(huán)路(10)由延時單元環(huán)路(101)，一組比較器(102)，一組鎖存器(103)，編碼器(104)和初始化單元(105)構(gòu)成。
延時單元環(huán)路(10)由n(n為正整數(shù))個緩沖器Buffer構(gòu)成，每個緩沖器Buffer有正負(fù)兩個差分輸入端和正負(fù)兩個差分輸出端，每級緩沖器Buffer和下一級緩沖器Buffer的同相端相連，最后一級緩沖器Buffer的正輸出端接第一級緩沖器Buffer的負(fù)輸入端，負(fù)輸出端接第一級緩沖器Buffer的正輸入端，實現(xiàn)反相；每級緩沖器Buffer的輸出由一個比較器COMP將雙端信號變成單端信號經(jīng)過鎖存器Latch輸出，最后一級鎖存器Latch輸出carry信號作為進位端接高位計數(shù)器(20)，鎖存器Latch輸出經(jīng)編碼器(104)編碼處理后作為時間數(shù)字轉(zhuǎn)換器TDC的低位。
初始狀態(tài)時，時間數(shù)字轉(zhuǎn)換器TDC使能后，第一級緩沖器Buffer處于斷開狀態(tài)，即輸入無法傳導(dǎo)到輸出；初始化單元(105)采用一個上拉P管和一個下拉的N管的簡單結(jié)構(gòu)，對第一級緩沖器Buffer輸出信號置位，例如對正端置低電位，對負(fù)端置高電位，由于其它各級緩沖器Buffer是導(dǎo)通的，差分信號會一直傳導(dǎo)下去，此時所有比較器COMP輸出為低電位(記為0)。
當(dāng)起始信號STA給出后，初始化單元(105)關(guān)閉，第一級緩沖器Buffer導(dǎo)通；由于最后一級緩沖器Buffer的信號輸出反接第一級緩沖器Buffer的輸入，經(jīng)過一級傳輸延時時間Δt，第一級輸出翻轉(zhuǎn)，第一級比較器COMP輸出為高電位(記為1)，再經(jīng)過一級傳輸延時時間Δt，第二級輸出翻轉(zhuǎn)；以此類推，傳輸延時時序如圖3所示。比較器COMP經(jīng)過鎖存器Latch輸出，鎖存器Latch輸出隨時間變化見下表。


當(dāng)結(jié)束信號END給出后，該時刻的數(shù)據(jù)被鎖存器Latch鎖存，結(jié)束信號END信號以時鐘樹的形式傳輸?shù)礁骷夋i存器Latch中，保證所有鎖存器Latch是在同一時刻鎖存數(shù)據(jù)。
如圖4所示，緩沖器Buffer由P溝道場效應(yīng)管、信號開關(guān)EN、MOS管MP1、MP2、MN1、MN2、MN3、MN4構(gòu)成；電源電壓VDD接P溝道場效應(yīng)管的源極，補償控制源的電壓信號VBP接入P溝道場效應(yīng)管的柵極，P溝道場效應(yīng)管的漏極通過信號開關(guān)EN分別連接到MOS管MP1、MP2的源極，MOS管MP1、MP2的漏極分別接輸出端OUT-和輸出端OUT+，MOS管MP1、MP2的柵極分別接輸入端IN+、IN-；采用P溝道場效應(yīng)管輸入，是因為P溝道場效應(yīng)管可以做到單獨的井中，減小外界對其干擾。更高的精度需要更小的傳輸延時，為了更小的功耗實現(xiàn)更小的傳輸延時，MOS管尺寸盡可能取小，這種高速電路中，MOS管的翻轉(zhuǎn)時間主要取決于柵電容充放電到閾值電壓的時間以及版圖中金屬線上的等效RC延時，更小的MOS管實現(xiàn)了更小的柵電容，更短更細(xì)的連線實現(xiàn)更小的RC延時，從而實現(xiàn)更小的傳輸延時；MOS管MN1、MN2、MN3、MN4的源極互相連接，然后接地；MOS管MN1、MN3的柵極互相連接，然后依次連接MOS管MN2、MN3的漏極，接輸出端OUT-，MOS管MN2、MN4的柵極互相連接，然后依次連接MOS管MN4、MN1的漏極，接輸出端OUT+；形成雙端輸入雙端輸出的全差分結(jié)構(gòu)。壓控電流源將偏置電壓轉(zhuǎn)換成電流，控制傳輸延時。差分結(jié)構(gòu)一方面可以減小共模干擾，另一方面可以選擇同相傳輸或者反相傳輸，由信號開關(guān)EN控制MOS開關(guān)，在STA給出前，第一級該開關(guān)斷開，其它各級該開關(guān)閉合。
比較器COMP為普通的遲滯比較器，需要較快的速度，設(shè)計時候需要考慮用較小的尺寸和較大的電流。
鎖存器Latch是主從D觸發(fā)器的一半，正常工作在導(dǎo)通狀態(tài)，輸出等于輸入。鎖存信號到來時(這里是END信號)，這一時刻的輸入信號被鎖在一個反相器環(huán)路內(nèi)，無論輸入如何跳變，輸出不再改變。
編碼器的作用是將鎖存到的數(shù)據(jù)轉(zhuǎn)換成二進制編碼，建議該級數(shù)取2的k次方，這樣編碼輸出則為k+1位。以k＝3為例，n＝8，這時有8級延時單元。編碼見下表。

如圖5所示，計數(shù)器(20)由m(m為正整數(shù))個下跳沿觸發(fā)的D觸發(fā)器構(gòu)成的行波計數(shù)器。當(dāng)圖2中最后一級緩沖器Buffer輸出bn經(jīng)過一個周期由1跳變到0的時候，進位信號carry給出一個下跳沿，行波計數(shù)器的第一級Qk+1跳轉(zhuǎn)，當(dāng)Qk+1經(jīng)過一個周期由1跳變到0的時候，第二級Qk+2跳轉(zhuǎn)，以此類推，對carry的周期進行計數(shù)，其時序如圖6所示。
當(dāng)行波計數(shù)器最高位Qk+m由1跳變到0的時候，第m+1個D觸發(fā)器作用，OF輸出為1表示超出計數(shù)范圍。
D觸發(fā)器Dff，是普通的主從D觸發(fā)器，下跳沿觸發(fā)，這種連接方式當(dāng)前一級跳變一個周期，后一級跳變半個周期，實現(xiàn)二進制計數(shù)。這里不在贅述其結(jié)構(gòu)。
由延時單元環(huán)路(10)構(gòu)成的低位計時器和計數(shù)器(20)構(gòu)成的高位計時器已經(jīng)能夠很好的完成一個時間數(shù)字轉(zhuǎn)換器的功能，但是隨著外部電源電壓波動，溫度變化和工藝偏差，針對一個固定時間段的時間數(shù)字轉(zhuǎn)換器TDC讀數(shù)也將在一個較大范圍內(nèi)波動。
造成讀數(shù)波動主要是延時單元環(huán)路(101)的延時波動。由于每個延時單元環(huán)路(101)采用的是一種壓控電流源控制，針對恒定電流條件下仿真(不隨溫度，電壓，工藝波動的電流)我們知道延時鏈環(huán)路(10)主要是隨MOS管模型波動，而受溫度和電源電壓波動很小。對一個固定時間段仿真時間數(shù)字轉(zhuǎn)換器TDC讀數(shù)，在FF(快速N管，快速P管，一種極端工藝角)和SS(慢速N管，慢速P管，另一極端工藝角)下得到的時間數(shù)字轉(zhuǎn)換器TDC讀數(shù)較TT(典型情況)的偏差大約有20％。FF讀數(shù)多于TT 20％，SS讀數(shù)少于TT 20％。所以我們需要有一個這樣的補償控制源，首先它是一個恒流源，同時它能在FF的情況下減小電流，而在SS情況下增大電流。
如圖7所示，補償控制源(30)包括低壓降電壓調(diào)節(jié)器LDO(301)，電流源緩沖器(302)，PMOS補償管(303)，NMOS補償管(304)，PMOS電流鏡(305)，NMOS電流鏡(306)，偏置電壓輸出管(307)和電流設(shè)置電阻(308)。低壓降電壓調(diào)節(jié)器LDO(301)依次連接PMOS補償管(303)、PMOS電流鏡(305)、電流源緩沖器(302)、NMOS補償管(304)、NMOS電流鏡(306)和電流設(shè)置電阻(308)。
低壓降電壓調(diào)節(jié)器LDO(301)由一個產(chǎn)生零溫度系數(shù)電壓VBG的基準(zhǔn)源BANDGAP，誤差放大器，輸出管和分壓電阻構(gòu)成。低壓降電壓調(diào)節(jié)器LDO(301)將產(chǎn)生一個內(nèi)部工作電壓AVDD和一系列參考電壓，所有電壓為零溫度系數(shù)。
電流源緩沖器(302)和電流設(shè)置電阻(308)作用產(chǎn)生原始參考電流。若對電流值要求很高，則電流設(shè)置電阻(308)用外部電阻，此時參考電壓VREF為零溫度系數(shù)電壓。若允許有一定偏差的電流，則電流設(shè)置電阻(308)用內(nèi)部電阻，此時參考電壓VREF為和該內(nèi)部電阻具備相同溫度系數(shù)的參考電壓，由基準(zhǔn)源BANDGAP內(nèi)部可以引出特定溫度系數(shù)的電壓。這樣可以抵消電流的溫度系數(shù)，電流的固有偏差僅僅是電阻工藝偏差。
該原始參考電流經(jīng)過電流鏡(305)和電流鏡(306)兩次鏡像后，由偏置電壓管(307)將電流信號轉(zhuǎn)換成電壓信號VBP連接圖2中緩沖器的偏置電壓VBP。偏置電壓管(307)的電源電壓和延時鏈環(huán)路中緩沖器的電源電壓接同一電位VDD。PMOS電流鏡(305)處有一個分流作用的PMOS補償管(303)，PMOS補償管(303)的源級連接低壓降電壓調(diào)節(jié)器LDO(301)分壓電阻產(chǎn)生的一個參考電壓V1。設(shè)置合適的V1使得PMOS補償管(303)有一個恒定的柵源電壓V1-VAVDD，若PMOS管工作于快的工藝角下，則該處抽取更多的電流(相對于典型情況)，使得最終流向圖4所示緩沖器的電流變小，從而增大延時抵消緩沖器中快速的PMOS管造成的延時偏??；若PMOS管工作于慢的工藝角下，則該處抽取更少的電流(相對于典型情況)，使得最終流向圖4所示緩沖器的電流變大，從而減小延時抵消緩沖器中慢速的PMOS管造成的延時偏大。NMOS電流鏡(306)處有一個分流作用的NMOS補償管(304)，NMOS補償管(304)的源級連接低壓降電壓調(diào)節(jié)器LDO(301)分壓電阻產(chǎn)生的一個參考電壓V2，使得NMOS補償管(304)有一個恒定的柵源電壓V2，若NMOS管工作于快的工藝角下，則該處抽取更多的電流(相對于典型情況)，使得最終流向圖4所示緩沖器的電流變小，從而增大延時抵消緩沖器中快速的NMOS管造成的延時偏?。蝗鬘MOS管工作于慢的工藝角下，則該處抽取更少的電流(相對于典型情況)，使得最終流向圖4所示緩沖器的電流變大，從而減小延時抵消緩沖器中慢速的NMOS管造成的延時偏大。
下表為應(yīng)用不同電流源驅(qū)動本發(fā)明TDC對固定的時間段計時在某工藝下不同工藝角的仿真讀數(shù)。(見下表)


由上表易知，應(yīng)用針對延時單元環(huán)路(101)的工藝補償技術(shù)后，時間數(shù)字轉(zhuǎn)換器TDC讀數(shù)在不同工藝下有著很好的一致性。
以上顯示和描述了本發(fā)明的基本原理和主要特征及其優(yōu)點。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進，這些變化和改進都落入要求保護的本發(fā)明范圍內(nèi)。本發(fā)明要求保護范圍由所附的權(quán)利要求書及其等效物界定。
權(quán)利要求
1.一種高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)，其特征在于，它包括產(chǎn)生低位數(shù)據(jù)的延時鏈環(huán)路、產(chǎn)生高位數(shù)據(jù)的計數(shù)器和一個補償控制源；由所述延時鏈環(huán)路進行低位計數(shù)并將此信號以特定的周期傳輸給所述計數(shù)器，所述計數(shù)器對此特定的周期的信號時間進行累加，作為時間數(shù)字轉(zhuǎn)換器的高位；所述補償控制源對所述延時鏈環(huán)路的電壓信號進行補償、控制。
2.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述延時鏈環(huán)路由延時單元環(huán)路、比較器、鎖存器、編碼器和初始化單元構(gòu)成；起始信號STA通過所述初始化單元使所述延時單元環(huán)路導(dǎo)通，所述延時單元環(huán)路通過比較器轉(zhuǎn)換為數(shù)字信號，由鎖存器輸出，最后一級鎖存器輸出作為進位信號；結(jié)束信號END使所述鎖存器將該時刻的數(shù)據(jù)鎖存并將鎖存的數(shù)據(jù)傳輸給編碼器，由編碼器將數(shù)據(jù)轉(zhuǎn)換并作為時間數(shù)字轉(zhuǎn)換器的低位輸出。
3.根據(jù)權(quán)利要求2所述的電路架構(gòu)，其特征在于所述延時單元環(huán)路由若干全差分緩沖器連接構(gòu)成，所述最后一級緩沖器和第一級緩沖器反相連接，其余的每級緩沖器與后一級緩沖器同相連接。
4.根據(jù)權(quán)利要求3所述的電路架構(gòu)，其特征在于所述緩沖器由P溝道場效應(yīng)管、信號開關(guān)EN、MOS管MP1、MP2、MN1、MN2、MN3、MN4構(gòu)成；MOS管MN1、MN2、MN3、MN4的源極互相連接，然后接地；MOS管MN1、MN3的柵極互相連接，然后依次連接MOS管MN2、MN3的漏極，接輸出端OUT-，MOS管MN2、MN4的柵極互相連接，然后依次連接MOS管MN4、MN1的漏極，接輸出端OUT+；電源電壓VDD接P溝道場效應(yīng)管的源極，補償控制源的電壓信號VBP接入P溝道場效應(yīng)管的柵極，P溝道場效應(yīng)管的漏極通過信號開關(guān)EN分別連接到MOS管MP1、MP2的源極，MOS管MP1、MP2的漏極分別接輸出端OUT-和輸出端OUT+，MOS管MP1、MP2的柵極分別接輸入端IN+、IN-，形成雙端輸入雙端輸出的全差分結(jié)構(gòu)，通過壓控電流源控制傳輸延時。
5.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述計數(shù)器為由若干個D觸發(fā)器構(gòu)成的行波計數(shù)器，對延時鏈環(huán)路給出的進位信號進行計數(shù)，作為時間數(shù)字轉(zhuǎn)換器的高位輸出。
6.根據(jù)權(quán)利要求1所述的電路架構(gòu)，其特征在于所述控制補償源包括低壓降電壓調(diào)節(jié)器LDO、電流源緩沖器、PMOS電流鏡、NMOS電流鏡、偏置電壓輸出管和電流設(shè)置電阻；所述低壓降電壓調(diào)節(jié)器LDO依次連接PMOS電流鏡、電流源緩沖器、NMOS電流鏡和電流設(shè)置電阻，提供內(nèi)部工作電壓AVDD和一系列參考電壓；所述電流源緩沖器和電流設(shè)置電阻互相連接，作用產(chǎn)生原始參考電流，經(jīng)過PMOS電流鏡和NMOS電流鏡鏡像后，通過偏置電壓輸出管輸出電壓信號VBP。
7.根據(jù)權(quán)利要求6所述的電路架構(gòu)，其特征在于在所述PMOS電流鏡和低壓降電壓調(diào)節(jié)器LDO之間設(shè)有具有分流作用的PMOS補償管，其柵極連接低壓降電壓調(diào)節(jié)器LDO，漏極連接PMOS電流鏡。
8.根據(jù)權(quán)利要求6所述的電路架構(gòu)，其特征在于在所述NMOS電流鏡和低壓降電壓調(diào)節(jié)器LDO之間設(shè)有具有分流作用的NMOS補償管，其柵極連接低壓降電壓調(diào)節(jié)器LDO，漏極連接NMOS電流鏡。
9.根據(jù)權(quán)利要求6所述的電路架構(gòu)，其特征在于所述偏置電壓輸出管的電源電壓接電源電壓VDD。
10.根據(jù)權(quán)利要求6所述的電路架構(gòu)，其特征在于所述低壓降電壓調(diào)節(jié)器LDO由基準(zhǔn)源BANDGAP、誤差放大器、輸出管和分壓電阻構(gòu)成；基準(zhǔn)源BANDGAP的一端接入誤差放大器輸入端的負(fù)極，另一端接入電流源緩沖器，誤差放大器輸入端的正極接入分壓電阻之間，誤差放大器輸出端接輸出管的柵極，輸出管的漏極依次連接分壓電阻，進行分壓并輸出。
全文摘要
本發(fā)明公開了一種高性能時間數(shù)字轉(zhuǎn)換器電路架構(gòu)，它包括產(chǎn)生低位數(shù)據(jù)的延時鏈環(huán)路、產(chǎn)生高位數(shù)據(jù)的計數(shù)器和一個補償控制源；由所述延時鏈環(huán)路進行低位計數(shù)并將此信號以特定的周期傳輸給所述計數(shù)器，所述計數(shù)器對此特定的周期的信號時間進行累加，作為時間數(shù)字轉(zhuǎn)換器的高位；所述補償控制源對所述延時鏈環(huán)路的電壓信號進行補償、控制；具有計時精度高，最小時間分辨率即一級緩沖器傳輸延時；處理速度快，計時結(jié)束，數(shù)據(jù)實時產(chǎn)生，無需額外處理時間；由鎖存器輸出接高位計數(shù)器，保證了循環(huán)和進位的正確性；引入補償控制源，保證在各種溫度，電壓，工藝等偏差下系統(tǒng)的一致性；對組成電路的各個模塊要求不高，易于實現(xiàn)的優(yōu)點。
文檔編號G05F3/16GK101043215SQ20071003797
公開日2007年9月26日 申請日期2007年3月12日 優(yōu)先權(quán)日2007年3月12日
發(fā)明者吳珂, 程劍濤, 孫洪軍 申請人:啟攀微電子(上海)有限公司