一種基于fpga的光柵細(xì)分裝置及方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種基于FPGA的光柵細(xì)分裝置及方法，屬于光柵細(xì)分處理技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002] 光柵作為精密測(cè)量的一種工具，已在精密儀器、大行程精密定位、高精度加工等領(lǐng) 域得到了廣泛的應(yīng)用。光柵測(cè)量技術(shù)是W光柵形成的莫爾條紋為基礎(chǔ)的。由于兩塊疊放在 一起的光柵的相對(duì)移動(dòng)，會(huì)產(chǎn)生光強(qiáng)度周期性的變化，此光信號(hào)經(jīng)光電轉(zhuǎn)換成周期性的電 信號(hào)，對(duì)此電信號(hào)進(jìn)行一系列處理，即可獲得光柵相對(duì)移動(dòng)的位移量。
[0003] 通過對(duì)莫爾條紋的進(jìn)一步細(xì)分，光柵測(cè)量可W獲得更高的精度。莫爾條紋細(xì)分方 法有光學(xué)細(xì)分法、機(jī)械細(xì)分法和電子學(xué)細(xì)分法。所謂電子學(xué)細(xì)分法是把周期性變化的莫爾 條紋信號(hào)，經(jīng)光電轉(zhuǎn)換和信號(hào)處理后得到較理想的正弦信號(hào)，用電子學(xué)的方法對(duì)正弦波再 進(jìn)行細(xì)分。電子細(xì)分法的實(shí)時(shí)性非常好，讀數(shù)很快，適合于動(dòng)態(tài)測(cè)量場(chǎng)合，該些優(yōu)點(diǎn)恰好是 電力傳動(dòng)系統(tǒng)所看重的，所W電子細(xì)分法已經(jīng)成為目前細(xì)分技術(shù)主流。
[0004] 電子學(xué)細(xì)分方法主要有W下六種：四倍頻細(xì)分辨向法、幅值分割細(xì)分法、鎖相倍頻 細(xì)分法、電阻鏈移相細(xì)分法、載波調(diào)制細(xì)分法。四倍頻辨向細(xì)分和電阻鏈移相細(xì)分電路雖然 簡(jiǎn)單但細(xì)分倍數(shù)很低。鎖相倍頻細(xì)分和載波調(diào)制細(xì)分對(duì)編碼器輸入信號(hào)頻率要求很高，女口 果頻率變化過快會(huì)導(dǎo)致細(xì)分誤差大。幅值分割方法細(xì)分倍數(shù)高，適合高倍頻細(xì)分場(chǎng)合，但通 常采用信號(hào)調(diào)理電路和單片機(jī)或和DSP結(jié)合辦法，由于單片機(jī)和DSP在處理細(xì)分算法時(shí)速 度也不夠快，導(dǎo)致細(xì)分裝置在高精度、高分辨率細(xì)分場(chǎng)合不能滿足要求，而且最多只能實(shí)現(xiàn) 上百細(xì)分。由于集成邏輯器器件的飛速發(fā)展，利用可編程邏輯器件高速并行處理能夠提高 處理速度和集成化。

【發(fā)明內(nèi)容】

[0005] 針對(duì)上述現(xiàn)有技術(shù)，為克服單片機(jī)和DSP導(dǎo)致的運(yùn)算速度慢的缺點(diǎn)，提高細(xì)分倍 數(shù)等，本發(fā)明提供了一種基于FPGA的光柵細(xì)分裝置及方法。
[0006] 本發(fā)明的技術(shù)方案是：一種基于FPGA的光柵細(xì)分裝置，包括輸入信號(hào)1、差分放大 電路I 2、差分放大電路II 3、絕對(duì)值電路I 4、絕對(duì)值電路II 5、比較器I 6、模擬選擇器7、 比較器II 8、過零比較電路I 9、過零比較電路II 10、跟隨電路1UA/D轉(zhuǎn)換電路12、FPGA器 件13 ; 其中，F(xiàn)PGA器件13輸出信號(hào)控制A/D轉(zhuǎn)換電路12的時(shí)鐘和片選端； 輸入信號(hào)1經(jīng)過差分放大電路I 2、差分放大電路II 3后；經(jīng)過過零比較電路I 9、過零 比較電路II 10生成2位電平信號(hào)；同時(shí)經(jīng)過絕對(duì)值電路I 4、絕對(duì)值電路II 5得到絕對(duì)值 信號(hào)；絕對(duì)值信號(hào)經(jīng)過比較器II 8得到1位電平信號(hào)，絕對(duì)值信號(hào)同時(shí)經(jīng)過比較器I 6、模 擬選擇器7、跟隨電路11、A/D轉(zhuǎn)換電路12將讀數(shù)頭輸出的正弦信號(hào)每個(gè)周期分成8個(gè)線 性區(qū)間并對(duì)8個(gè)區(qū)間逐個(gè)進(jìn)行精細(xì)分得到8位電平信號(hào)； 3位電平信號(hào)、8位電平信號(hào)同時(shí)輸入至FPGA器件13。
[0007] 所述FPGA器件13包括A/D控制模塊、數(shù)據(jù)緩沖模塊、8細(xì)分模塊、綜合數(shù)據(jù)處理模 塊；其中A/D控制模塊通過輸出接口與A/D轉(zhuǎn)換電路12控制端相連，A/D轉(zhuǎn)換電路12通過 FPGA器件13的輸入接口與數(shù)據(jù)緩沖模塊相連，比較器8、過零比較電路I 9和過零比較電 路II 10通過FPGA器件13的輸入接口與8細(xì)分模塊相連，數(shù)據(jù)緩沖模塊、8細(xì)分模塊再與綜 合數(shù)據(jù)處理模塊相連，綜合數(shù)據(jù)處理模塊與FPGA器件13輸出接口相連。
[0008] 所述A/D模塊為鎖相環(huán)化L電路；其中鎖相環(huán)化L電路的頻率輸出端連接A/D轉(zhuǎn) 換電路12控制端。
[0009] 所述數(shù)據(jù)緩沖模塊包括D觸發(fā)器I和D觸發(fā)器II ;其中A/D轉(zhuǎn)換電路12輸出端與 D觸發(fā)器I的輸入端相連，D觸發(fā)器I的輸出端連接D觸發(fā)器II的輸入端，D觸發(fā)器II的輸 出端與綜合數(shù)據(jù)處理模塊輸入端連接。
[0010] 所述8細(xì)分模塊包括D觸發(fā)器III、D觸發(fā)器IV、數(shù)值比較器I、D觸發(fā)器V、D觸發(fā) 器VI、數(shù)值比較器II和計(jì)數(shù)器；其中3位電平信號(hào)依次緩存到D觸發(fā)器III、D觸發(fā)器IV ;數(shù)值 比較器I比較D觸發(fā)器III、D觸發(fā)器IV的緩存值輸出2路電平信號(hào)到D觸發(fā)器V ;2路電平 信號(hào)依次緩存到D觸發(fā)器V和D觸發(fā)器VI ;數(shù)值比較器II比較D觸發(fā)器V和D觸發(fā)器VI的 緩存電平信號(hào)輸出控制信號(hào)至計(jì)數(shù)器；計(jì)數(shù)器輸出端與綜合數(shù)據(jù)處理模塊輸入端連接。
[0011] 所述綜合數(shù)據(jù)處理模塊包括D觸發(fā)器Vn、D觸發(fā)器W、加法器I、加法器II、加法器 III、移位寄存器I、移位寄存器II、減法器和數(shù)據(jù)選擇器；其中D觸發(fā)器II的輸出端與D觸發(fā) 器W輸入端連接，D觸發(fā)器W輸出端連接加法器I和加法器II輸入端；加法器I輸出端連 接減法器輸入端，減法器輸出端連接數(shù)據(jù)選擇器輸入端；加法器II輸出端連接數(shù)據(jù)選擇器 輸入端；計(jì)數(shù)器輸出端與D觸發(fā)器W輸入端連接，D觸發(fā)器W輸出端連接加法器III、移位寄 存器I輸入端和數(shù)據(jù)選擇器控制端；加法器III輸出端連接移位寄存器II輸入端，移位寄存 器II輸出端連接減法器輸入端；移位寄存器I輸出端連接加法器II輸入端。
[0012] 一種基于FPGA的光柵細(xì)分方法，所述方法的具體步驟如下： Stepl、來(lái)自讀數(shù)頭輸出的正余弦輸入信號(hào)1經(jīng)過差分放大電路I 2、差分放大電路 II 3 ； Stepl. 1、經(jīng)過過零比較電路I 9、過零比較電路II 10生成2位電平信號(hào)； Stepl. 2、經(jīng)過絕對(duì)值電路I 4、絕對(duì)值電路II 5得到絕對(duì)值信號(hào)： St巧1. 2. 1、絕對(duì)值信號(hào)經(jīng)過比較器II 8得到1位電平信號(hào)； St巧1. 2. 2、絕對(duì)值信號(hào)同時(shí)經(jīng)過比較器I 6、模擬選擇器7、跟隨電路1UA/D轉(zhuǎn)換電路 12將讀數(shù)頭輸出的正弦信號(hào)每個(gè)周期分成8個(gè)線性區(qū)間并對(duì)8個(gè)區(qū)間逐個(gè)進(jìn)行精細(xì)分得到 8位電平信號(hào)； Step2、8位電平信號(hào)輸入至數(shù)據(jù)緩沖模塊后，輸出數(shù)據(jù)DAT_AD ;3位電平信號(hào)輸入至8 細(xì)分模塊后，輸出數(shù)據(jù)DAT_8: 如果輸出數(shù)據(jù)DAT_8為奇數(shù)時(shí)，綜合數(shù)據(jù)處理模塊輸出數(shù)據(jù) SUM_DAT=(DJff_8+l) xSW-DiaiAD-l ; 如果輸出數(shù)據(jù)DAT_8為偶數(shù)時(shí)，綜合數(shù)據(jù)處理模塊輸出數(shù)據(jù) SUM_DAT=DAT_8x256+DAT_AD 〇
[0013] 其中，A/D轉(zhuǎn)換電路可為TEXAS INSTRUMENTS公司生產(chǎn)的ADC芯片TLV5510,模擬選 擇器可為Analog Devices公司生產(chǎn)的AD7502，F(xiàn)PGA器件為ALTERA公司生產(chǎn)的切clone II 系列 EP2C5T144C8。
[0014] 本發(fā)明的工作原理是： 讀數(shù)頭輸出4路相位差90°的正弦信號(hào)即4、8、(：、0，外部輸入信號(hào)經(jīng)差分放大電路輸 出2路相位差90°的正弦信號(hào)E、F。正弦信號(hào)E、F經(jīng)過絕對(duì)值電路、比較器、過零比較電 路輸出3個(gè)電平信號(hào)SIGNAL1、SIGNAL2、SIGNAL3。每個(gè)周期的正弦信號(hào)E、F經(jīng)過絕對(duì)值電 路、比較器、模擬選擇器、跟隨電路、A/D轉(zhuǎn)換電路被分成8個(gè)線性區(qū)間，A/D轉(zhuǎn)換電路輸出每 個(gè)周期中8個(gè)線性區(qū)間的精細(xì)分?jǐn)?shù)據(jù)，即1/8柵距精細(xì)分?jǐn)?shù)據(jù)D0-D7 ;FPGA器件讀輸入的3 個(gè)電平信號(hào)SIGNAL1、SIGNAL2、SIGNAL3,根據(jù)電平信號(hào)變化特點(diǎn)即每移動(dòng)1/8柵距計(jì)數(shù)一 次，得到數(shù)據(jù)DAT_8 ;FPGA器件讀輸入的A/D轉(zhuǎn)換電路輸出每個(gè)周期中8個(gè)區(qū)間中精細(xì)分?jǐn)?shù) 據(jù)D0-D7,得到數(shù)據(jù)DAT_AD。
[001引 A/D轉(zhuǎn)換電路中A/D器件位數(shù)為n，則每個(gè)線性區(qū)間細(xì)分?jǐn)?shù)為2"，即1/8柵距精細(xì) 分?jǐn)?shù)據(jù)為2"，總的細(xì)分?jǐn)?shù)為8 X 2"。若本裝置采用8位A/D，故總的細(xì)分?jǐn)?shù)為8 X 2"=2048,即 將每個(gè)柵距進(jìn)行2048細(xì)分。
[0016] 光柵每移動(dòng)1/2048個(gè)柵距，F(xiàn)PGA器件根據(jù)數(shù)據(jù)DAT_8和數(shù)據(jù)DAT_AD計(jì) 數(shù)一次，即輸出數(shù)據(jù)SUM_DAT。判斷DAT_8的奇偶性，當(dāng)DAT_8為奇數(shù)時(shí)，則輸出 $11郵_0乂了=(0巧_8+：1) X256-D進(jìn):_AD-1。當(dāng) DAT 8 為偶數(shù)時(shí)，則輸出 SUM DAT=DAT 8y 256+DAT-AD。
[0017] 一種基于FPGA的光柵信號(hào)細(xì)分方法及實(shí)現(xiàn)的裝置的具體實(shí)現(xiàn)方式如下： 前置信號(hào)處理電路。前置信號(hào)處理電路主要由差分放大電路、絕對(duì)值電路、比較器、模 擬選擇器、過零比較電路、跟隨電路、A/D轉(zhuǎn)換電路連接而成。利用絕對(duì)值電路、比較器和過 零比較電路將讀數(shù)頭輸出的正弦信號(hào)每個(gè)周期分成8個(gè)區(qū)間，比較器輸出8細(xì)分需要的3 個(gè)電平信號(hào)SIGNAL1、SIGNAL2、SIGNAL3。利用絕對(duì)值電路、比較器、模擬選擇器、跟隨電路 和A/D轉(zhuǎn)換電路將讀數(shù)頭輸出的正弦信號(hào)每個(gè)周期分成8個(gè)線性區(qū)間，A/D芯片TLV5510對(duì) 信號(hào)每個(gè)線性區(qū)間進(jìn)行模數(shù)轉(zhuǎn)換，從而得到精細(xì)分?jǐn)?shù)據(jù)D0-D7。
[0018] 片上可編程邏輯電路。在Altera Quartus II開發(fā)環(huán)境下，用任何一個(gè)皿L語(yǔ)言 幼口 VHDL或Verilog)，編寫4個(gè)邏輯模塊。4個(gè)邏輯模塊分別為A/D控制模塊、數(shù)據(jù)緩沖模 塊、8細(xì)分模塊、綜合數(shù)據(jù)處理模塊。將該個(gè)四個(gè)模塊連接成完整電路，編譯并生成用戶設(shè)計(jì) 的邏輯電路的固件，通過JTAG接口下載到FPGA中進(jìn)行在線調(diào)試。調(diào)試通過后的固件，可通 過AS接口下載并保存到Flash存儲(chǔ)器中，該樣FPGA上電后，系統(tǒng)自動(dòng)配置，得到所需的邏 輯電路?？蒞讀取前置信號(hào)處理電路的電平信號(hào)，進(jìn)行實(shí)時(shí)處理。
[0019] 前置信號(hào)處理電路包括差分放大電路、絕對(duì)值電路、比較器、模擬選擇器、過零比 較電路、跟隨電路、A/D轉(zhuǎn)換電路。差分放大電路主要用于對(duì)原始信號(hào)進(jìn)行放大和濾波，消 除原始信號(hào)中的直流分量和偶次諧波，同時(shí)放大所需的交流信號(hào)，W方便后面的采樣電路 進(jìn)行采樣。絕對(duì)值電路的輸入信號(hào)頻率最高可達(dá)25KHZ，滿足輸入信號(hào)頻率的要求，實(shí)現(xiàn)了 絕對(duì)值運(yùn)算。模擬選