本發(fā)明涉及半導(dǎo)體集成電路測(cè)試領(lǐng)域，且特別涉及一種單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法。

背景技術(shù)：

隨著集成電路的技術(shù)不斷地提升，最小的設(shè)計(jì)尺寸也在不斷降低，單位面積芯片上的器件數(shù)量也越來(lái)越多。因此在集成電路設(shè)計(jì)開(kāi)發(fā)階段，設(shè)計(jì)者經(jīng)常采用多項(xiàng)目晶圓(multiprojectwafer，簡(jiǎn)稱mpw)，就是將多個(gè)具有相同工藝的集成電路設(shè)計(jì)放在同一圓片上流片，流片后，每個(gè)設(shè)計(jì)品種可以得到數(shù)十片芯片樣品，這一數(shù)量對(duì)于設(shè)計(jì)開(kāi)發(fā)階段的實(shí)驗(yàn)、測(cè)試已經(jīng)足夠。同時(shí)實(shí)驗(yàn)費(fèi)用由所有參加mpw的項(xiàng)目按面積分擔(dān)流片費(fèi)用，以降低開(kāi)發(fā)成本和新產(chǎn)品開(kāi)發(fā)風(fēng)險(xiǎn)，降低中小集成電路設(shè)計(jì)企業(yè)在起步時(shí)的門(mén)檻，降低單次實(shí)驗(yàn)流片造成的資源嚴(yán)重浪費(fèi)。

現(xiàn)有ip評(píng)價(jià)由于為了節(jié)省設(shè)計(jì)成本，往往會(huì)固化mpw中測(cè)試芯片的面積與pad坐標(biāo)以及以此對(duì)應(yīng)的探針卡。但是由于ip種類較多、產(chǎn)品迭代次數(shù)較多，因此往往需要在一個(gè)測(cè)試芯片中放入兩個(gè)或多個(gè)ip，節(jié)省流片與評(píng)價(jià)成本。因此需要找到一種測(cè)試方法，利用單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip測(cè)試。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提出一種單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法，節(jié)省ip芯片評(píng)價(jià)中流片與評(píng)價(jià)成本、以及mpw生產(chǎn)中的面積以及探針卡成本。

為了達(dá)到上述目的，本發(fā)明提出一種單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法，包括下列步驟：

根據(jù)mpw中位置固定測(cè)試芯片的面積與各個(gè)管腳的坐標(biāo)；

將測(cè)試芯片各個(gè)管腳連接不同的被測(cè)ip芯片；

按照預(yù)設(shè)的順序?qū)χ付ǖ膇p芯片進(jìn)行測(cè)試評(píng)價(jià)；

當(dāng)完成一個(gè)ip芯片測(cè)試評(píng)價(jià)后，對(duì)當(dāng)前ip芯片連接的管腳進(jìn)行斷開(kāi)連接；

按照預(yù)設(shè)的順序?qū)ο乱粋€(gè)指定的ip芯片進(jìn)行測(cè)試評(píng)價(jià)。

進(jìn)一步的，所述ip芯片和各個(gè)管腳之間通過(guò)電編程熔絲進(jìn)行連接。

進(jìn)一步的，所述管腳斷開(kāi)連接步驟為當(dāng)完成一個(gè)ip芯片測(cè)試評(píng)價(jià)后，對(duì)當(dāng)前ip芯片連接的電編程熔絲進(jìn)行燒寫(xiě)操作。

進(jìn)一步的，所述燒寫(xiě)操作為通過(guò)esd泄放保護(hù)電路，在電源上置低電平，在ip芯片輸入通道上設(shè)置高電平，對(duì)電編程熔絲燒斷連接。

進(jìn)一步的，該方法將需要測(cè)試評(píng)價(jià)的第二個(gè)及之后的ip芯片的電源與地之間用電編程熔絲進(jìn)行連接。

進(jìn)一步的，對(duì)第二個(gè)及之后的ip芯片進(jìn)行測(cè)試評(píng)價(jià)時(shí)，當(dāng)前ip芯片的電源上加高壓，電源與地之間的電編程熔絲被燒斷，當(dāng)前ip芯片被激活開(kāi)始測(cè)試評(píng)價(jià)。

進(jìn)一步的，按照預(yù)設(shè)的順序?qū)χ付ǖ膇p芯片進(jìn)行測(cè)試評(píng)價(jià)時(shí)，其他ip芯片的電源接0電平。

本發(fā)明提出的單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法，對(duì)多個(gè)ip芯片可以只用一個(gè)固定的測(cè)試芯片框架，因此只需一個(gè)指定的探針卡即可，充分利用了測(cè)試芯片中的面積，在一個(gè)測(cè)試芯片中放入多個(gè)被測(cè)ip芯片，不同的ip芯片可公用多個(gè)io端口，且互相沒(méi)有干擾。本發(fā)明能夠節(jié)省ip芯片評(píng)價(jià)中流片與評(píng)價(jià)成本、以及mpw生產(chǎn)中的面積以及探針卡成本。

附圖說(shuō)明

圖1所示為本發(fā)明較佳實(shí)施例的單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法流程圖。

圖2所示為本發(fā)明較佳實(shí)施例的測(cè)試芯片結(jié)構(gòu)實(shí)現(xiàn)2個(gè)ip芯片測(cè)試的示意圖。

圖3所示為本發(fā)明較佳實(shí)施例的測(cè)試通道與ip芯片連接關(guān)系示意圖。

具體實(shí)施方式

以下結(jié)合附圖給出本發(fā)明的具體實(shí)施方式，但本發(fā)明不限于以下的實(shí)施方式。根據(jù)下面說(shuō)明和權(quán)利要求書(shū)，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比率，僅用于方便、明晰地輔助說(shuō)明本發(fā)明實(shí)施例的目的。

請(qǐng)參考圖1，圖1所示為本發(fā)明較佳實(shí)施例的單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法流程圖。本發(fā)明提出一種單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法，包括下列步驟：

步驟s100：根據(jù)mpw中位置固定測(cè)試芯片的面積與各個(gè)管腳的坐標(biāo)；

步驟s200：將測(cè)試芯片各個(gè)管腳連接不同的被測(cè)ip芯片；

步驟s300：按照預(yù)設(shè)的順序?qū)χ付ǖ膇p芯片進(jìn)行測(cè)試評(píng)價(jià)；

步驟s400：當(dāng)完成一個(gè)ip芯片測(cè)試評(píng)價(jià)后，對(duì)當(dāng)前ip芯片連接的管腳進(jìn)行斷開(kāi)連接；

步驟s500：按照預(yù)設(shè)的順序?qū)ο乱粋€(gè)指定的ip芯片進(jìn)行測(cè)試評(píng)價(jià)。

再請(qǐng)參考圖2，圖2所示為本發(fā)明較佳實(shí)施例的測(cè)試芯片結(jié)構(gòu)實(shí)現(xiàn)2個(gè)ip芯片測(cè)試的示意圖。圖2顯示了了一個(gè)測(cè)試芯片中放置兩個(gè)ip芯片，而且不同的ip芯片公用相同的探針pad。

根據(jù)本發(fā)明較佳實(shí)施例，所述ip芯片和各個(gè)管腳之間通過(guò)電編程熔絲進(jìn)行連接。efuse與更舊的激光熔斷技術(shù)相比，電子遷移(em)特性可以用來(lái)生成小得多的熔絲結(jié)構(gòu)。em熔絲可以在芯片上編程，不論是在晶圓探測(cè)階段還是在封裝中。采用i/o電路的片上電壓(通常為2.5v)，一個(gè)持續(xù)200微秒的10毫安直流脈沖就足以編程單根熔絲。

所述管腳斷開(kāi)連接步驟為當(dāng)完成一個(gè)ip芯片測(cè)試評(píng)價(jià)后，對(duì)當(dāng)前ip芯片連接的電編程熔絲進(jìn)行燒寫(xiě)操作。進(jìn)一步的，所述燒寫(xiě)操作為通過(guò)esd泄放保護(hù)電路，在電源上置低電平，在ip芯片輸入通道上設(shè)置高電平，對(duì)電編程熔絲燒斷連接。

該方法將需要測(cè)試評(píng)價(jià)的第二個(gè)及之后的ip芯片的電源與地之間用電編程熔絲進(jìn)行連接。對(duì)第二個(gè)及之后的ip芯片進(jìn)行測(cè)試評(píng)價(jià)時(shí)，當(dāng)前ip芯片的電源上加高壓，電源與地之間的電編程熔絲被燒斷，當(dāng)前ip芯片被激活開(kāi)始測(cè)試評(píng)價(jià)。按照預(yù)設(shè)的順序?qū)χ付ǖ膇p芯片進(jìn)行測(cè)試評(píng)價(jià)時(shí)，其他ip芯片的電源接0電平。

請(qǐng)參考圖3，圖3所示為本發(fā)明較佳實(shí)施例的測(cè)試通道與ip芯片連接關(guān)系示意圖。圖3顯示了一個(gè)測(cè)試通道與兩個(gè)ip芯片公用的連接圖，先對(duì)ip1進(jìn)行測(cè)試，完成ip1測(cè)試后在ip1vdd上加0v，測(cè)試通道加高壓，ip2vdd和ip2gndopen，第一電編程熔絲100熔斷，然后即可對(duì)ip2進(jìn)行測(cè)試操作。

綜上所述，本發(fā)明提出的單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)ip芯片測(cè)試的方法，對(duì)多個(gè)ip芯片可以只用一個(gè)固定的測(cè)試芯片框架，因此只需一個(gè)指定的探針卡即可，充分利用了測(cè)試芯片中的面積，在一個(gè)測(cè)試芯片中放入多個(gè)被測(cè)ip芯片，不同的ip芯片可公用多個(gè)io端口，且互相沒(méi)有干擾。本發(fā)明能夠節(jié)省ip芯片評(píng)價(jià)中流片與評(píng)價(jià)成本、以及mpw生產(chǎn)中的面積以及探針卡成本。

雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書(shū)所界定者為準(zhǔn)。

技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明提出一種單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)IP芯片測(cè)試的方法，包括下列步驟：根據(jù)MPW中位置固定測(cè)試芯片的面積與各個(gè)管腳的坐標(biāo)；將測(cè)試芯片各個(gè)管腳連接不同的被測(cè)IP芯片；按照預(yù)設(shè)的順序?qū)χ付ǖ腎P芯片進(jìn)行測(cè)試評(píng)價(jià)；當(dāng)完成一個(gè)IP芯片測(cè)試評(píng)價(jià)后，對(duì)當(dāng)前IP芯片連接的管腳進(jìn)行斷開(kāi)連接；按照預(yù)設(shè)的順序?qū)ο乱粋€(gè)指定的IP芯片進(jìn)行測(cè)試評(píng)價(jià)。本發(fā)明提出一種單個(gè)測(cè)試芯片實(shí)現(xiàn)多個(gè)IP芯片測(cè)試的方法，節(jié)省IP芯片評(píng)價(jià)中流片與評(píng)價(jià)成本、以及MPW生產(chǎn)中的面積以及探針卡成本。

技術(shù)研發(fā)人員：武建宏
受保護(hù)的技術(shù)使用者：上海華力微電子有限公司
技術(shù)研發(fā)日：2017.07.31
技術(shù)公布日：2017.10.20