專利名稱：防閂鎖效應的保護環(huán)結構和驗證方法
技術領域：
本發(fā)明涉及半導體集成電路制造領域，特別是涉及一種防閂鎖效應的保護環(huán)結構。本發(fā)明還涉及一種防閂鎖效應的保護環(huán)結構的驗證方法。
背景技術：
閂鎖效應(Latch-up Effect)是一種由脈沖電流或電壓波動使互補性MOS場效應管(CMOS)的寄生晶閘管(SCR)開啟導致雪崩電流放大效應的一種自毀性現象。通過在Vdd和Nss輸電線間建立低阻通道，可以使高電流在寄生電路之間流通，從而導致電路停止正常工作甚至自毀。在現有技術中，可以利用倒摻雜井(Retrograde Well),溝槽隔離(Trench·Isolation),在重慘襯底上增加外延層(Epitaxial layer on heavily doped substrate)等工藝手段以期降低Well區(qū)阻值，從而達到抑制寄生效應的作用。而對于工藝窗口較小的器件，采用設計優(yōu)化的方法同樣能夠達到抑制閂鎖的作用。比如保護環(huán)結構(Guard-Ring Structure)就是一種用來防止器件發(fā)生閂鎖效應的一種設計結構。通過在N阱(N-well)中加入N+環(huán)即N+保護環(huán)，或在P阱(P_well)中加入P+環(huán)即P+保護環(huán)可以達到抑制閂鎖電流的作用。現有技術中通常是采用對稱型雙保護環(huán)(Double Guard-Ring)或對稱型雙-多重保護環(huán)結構(Multi-Double Guard-Ring)以確保抑制效果。如圖I所示，為現有對稱型雙保護環(huán)的示意圖，在硅襯底上形成有P阱(P_Well)4和N阱(N-Well) 1，在所述P阱4中形成有NM0S，所述NMOS形成于所述N+區(qū)6中；在所述N阱I中形成有PM0S，所述PMOS形成于所述P+區(qū)3中。現有對稱型雙保護環(huán)包括了兩個保護環(huán)，分別為在所述P阱4的形成有P+保護環(huán)5，所述P+保護環(huán)5環(huán)繞在所述NMOS即所述N+區(qū)6周圍；在所述N阱I的形成有N+保護環(huán)2，所述N+保護環(huán)2環(huán)繞在所述PMOS即所述P+區(qū)3周圍。所述P+保護環(huán)5和所述N+保護環(huán)2都為只圍繞一個NMOS或PMOS的單重結構。特征寬度W為所述PMOS的P+源漏區(qū)即所述P+區(qū)3和所述NMOS的N+源漏區(qū)即所述N+區(qū)6之間的最小寬度。如圖2所示，為現有對稱型雙-多重保護環(huán)的示意圖，和圖I不同之處為所述P+保護環(huán)5A為由多個相互連接的小環(huán)組成多重結構，每一個所述小環(huán)圍繞于一個所述NMOS的周圍；所述N+保護環(huán)2A為由多個相互連接的小環(huán)組成多重結構，每一個所述小環(huán)圍繞于一個所述PMOS的周圍。如圖I和圖2所示的現有對稱型雙保護環(huán)和雙-多重保護環(huán)，雖然能夠確保抑制效果，但是由于在P阱和N阱中都需要設計保護環(huán)，隨著器件尺寸的不斷縮小，稱型雙保護環(huán)結構相對設計面積就會較大，為進一步縮減面積和成本降低帶來很大的挑戰(zhàn)。

發(fā)明內容
本發(fā)明所要解決的技術問題是提供一種防閂鎖效應的保護環(huán)結構，具有良好的閂鎖抑制能力，能夠縮減器件面積，并降低成本。本發(fā)明還提供一種防閂鎖效應的保護環(huán)結構的驗證方法，能夠良好的驗證保護環(huán)結構的抑制閂鎖效應的能力，并能得到發(fā)生閂鎖效應的位置分布，方便保護環(huán)結構的不斷改善。為解決上述技術問題，本發(fā)明提供一種防閂鎖效應的保護環(huán)結構，在硅襯底上形成有P阱和N阱，在所述P阱中形成有NMOS，在所述N阱中形成有PMOS，保護環(huán)結構為一種非對稱型結構，在所述P阱的形成有P+保護環(huán)，所述P+保護環(huán)環(huán)繞在所述NMOS周圍；在所述N阱中不形成保護環(huán)。進一步的改進是，所述P+保護環(huán)為圍繞于一個所述NMOS的周圍的單重結構。進一步的改進是，所述P+保護環(huán)為由多個相互連接的小環(huán)組成多重結構，每一個所述小環(huán)圍繞于一個所述NMOS的周圍。
為解決上述技術問題，本發(fā)明提供一種防閂鎖效應的保護環(huán)結構的驗證方法，包括如下步驟步驟一、準備具有不同特征寬度的防閂鎖效應的保護環(huán)結構；所述保護環(huán)結構為一種非對稱型結構，各不同特征寬度的防閂鎖效應的保護環(huán)結構的形成方法為在硅襯底上形成P阱和N講，在所述P阱中形成NM0S，在所述N阱中形成PM0S，在所述P阱的形成P+保護環(huán)，所述P+保護環(huán)環(huán)繞在所述NMOS周圍；在所述N阱中不形成保護環(huán)；所述特征寬度為所述PMOS的P+源漏區(qū)和所述NMOS的N+源漏區(qū)之間的最小寬度。步驟二、在不同的溫度下對各不同特征寬度的所述保護環(huán)結構進行電性測試，得到各不同特征寬度的所述保護環(huán)結構在不同溫度下是否存在閂鎖效應、以及存在閂鎖效應時對應的開啟電壓。步驟三、對具有閂鎖效應的所述保護環(huán)結構進行定位分析，方法為將所述保護環(huán)結構驅動到對應的不同寬度和不同溫度下的開啟電壓從而使所述保護環(huán)結構驅動進入到發(fā)生閂鎖效應的狀態(tài)；采用晶背光發(fā)射顯微成像系統(tǒng)對所述硅襯底進行觀察，通過觀察到的光斑的位置、大小和亮度得到發(fā)生閂鎖效應的位置分布特征和所述防閂鎖效應的保護環(huán)結構的對閂鎖電流的吸收能力。步驟四、根據測試結果，對所述防閂鎖效應的保護環(huán)結構進行優(yōu)化，將對閂鎖電流的吸收能力強的結構應用到器件結構中。進一步的改進是，步驟一中所述保護環(huán)結構還包括無保護環(huán)結構、非對稱型N+保護環(huán)結構、對稱型雙保護環(huán)結構。所述無保護環(huán)結構在所述P阱和所述N阱中都不形成保護環(huán)。所述非對稱型N+保護環(huán)結構在所述P阱的形成不形成保護環(huán)，在所述N阱中形成N+保護環(huán)，所述N+保護環(huán)環(huán)繞在所述PMOS周圍。所述對稱型雙保護環(huán)結構在所述P阱的形成P+保護環(huán)，所述P+保護環(huán)環(huán)繞在所述NMOS周圍；在所述N阱中形成N+保護環(huán)，所述N+保護環(huán)環(huán)繞在所述PMOS周圍。進一步的改進是，步驟二中采用I-V特征測試儀器進行電性測試，I-V特征測試儀器由兩臺源測量單元和一臺個人電腦以及IEEE-488傳輸線組成，測試步驟為先由第一臺源測量單元對所述保護環(huán)結構施加大于50V的電壓，使所述保護環(huán)結構進入雪崩擊穿狀態(tài)。接著將所述第一臺源測量單元所施加的電壓從高電壓掃至低電壓，并記錄不同施加電壓下對應的電流值。利用第二臺源測量單元同步記錄不同施加電壓下的電壓值。根據所述電流值和所述電壓值繪制出ι-v曲線，根據所述I-V曲線確定各不同特征寬度的所述保護環(huán)結構在不同溫度下是否存在閂鎖效應、以及存在閂鎖效應時對應的開啟電壓。7、如權利要求6所述的防閂鎖效應的保護環(huán)結構的驗證方法，其特征在于兩臺所述源測量單元都為Keithley-236型源測量單元。進一步的改進是，所述晶背光發(fā)射顯微成像系統(tǒng)由一臺光學顯微鏡、一臺冷卻CXD照相機、一臺圖像處理設備、一臺開啟點測試儀和一組濾鏡組成。本發(fā)明防閂鎖效應的保護環(huán)結構 具有良好的閂鎖抑制能力，能夠縮減器件面積，并降低成本。本發(fā)明防閂鎖效應的保護環(huán)結構的驗證方法能夠良好的驗證保護環(huán)結構的抑制閂鎖效應的能力，并能得到發(fā)生閂鎖效應的位置分布，方便保護環(huán)結構的不斷改善。


下面結合附圖和具體實施方式
對本發(fā)明作進一步詳細的說明圖I是現有對稱型雙保護環(huán)的示意圖；圖2是現有對稱型雙-多重保護環(huán)的示意圖；圖3是本發(fā)明實施例一防閂鎖效應的保護環(huán)結構的示意圖；圖4是本發(fā)明實施例二防閂鎖效應的保護環(huán)結構的示意圖；圖5是本發(fā)明實施例方法的I-V特征測試儀器的示意圖；圖6是本發(fā)明實施例方法的晶背光發(fā)射顯微成像系統(tǒng)的示意圖；圖7A-圖7D是本發(fā)明實施例方法的各種保護環(huán)結構的示意圖；圖8是本發(fā)明實施例方法測得的一種現有對稱型雙保護環(huán)的閂鎖電流光斑；圖9是現有對稱型雙保護環(huán)的發(fā)生閂鎖效應時的電子空穴流動的示意圖。
具體實施例方式圖3是本發(fā)明實施例一防閂鎖效應的保護環(huán)結構的示意圖；在硅襯底上形成有P阱4和N阱1，在所述P阱4中形成有NMOS，所述NMOS形成于所述N+區(qū)6中；在所述N阱I中形成有PM0S，所述PMOS形成于所述P+區(qū)3中。在所述P阱4的形成有P+保護環(huán)5，所述P+保護環(huán)5環(huán)繞在所述NMOS即所述N+區(qū)6周圍；在所述N阱I沒有形成保護環(huán)。所述P+保護環(huán)5都為只圍繞一個NMOS的單重結構。所述N阱I中的所述N+區(qū)6為所述N阱I的引出區(qū)域，特征寬度W為所述PMOS的P+源漏區(qū)即位于所述N阱I中的所述P+區(qū)3和所述NMOS的N+源漏區(qū)即位于所述P阱4中的所述N+區(qū)6之間的最小寬度。如圖4所示，是本發(fā)明實施例二防閂鎖效應的保護環(huán)結構的示意圖；和圖3所示的本發(fā)明實施例一的不同之處為所述P+保護環(huán)5A為由多個相互連接的小環(huán)組成多重結構，每一個所述小環(huán)圍繞于一個所述NMOS的周圍。本發(fā)明實施例防閂鎖效應的保護環(huán)結構的驗證方法包括如下步驟步驟一、如圖7A至圖7D所示，準備具有不同特征寬度的防閂鎖效應的保護環(huán)結構。如圖7A所示，為一種無保護環(huán)結構的測試結構一，N+區(qū)6和P+區(qū)3的寬度都為7 μ m、長度都為30 μ m，在N阱I和P阱4中的N+區(qū)6和P+區(qū)3之間的距離都為I. 2 μ m ;所述N阱I中的所述N+區(qū)6為所述N阱I的引出區(qū)域，特征寬度W為所述PMOS的P+源漏區(qū)即位于所述N阱I中的所述P+區(qū)3和所述NMOS的N+源漏區(qū)即位于所述P阱4中的所述N+區(qū)6之間的最小寬度。特征寬度W的值為5 μ m、或10 μ m、或20 μ m，也可以選用其它的值。如圖7B所示，為一種非對稱N+保護環(huán)結構的測試結構二，在N阱I的形成有N+保護環(huán)2，所述N+保護環(huán)2環(huán)繞在所述PMOS即所述P+區(qū)3周圍；在所述P阱4沒有形成保護環(huán)。其中N+區(qū)6和P+區(qū)3的尺寸設置和所述測試結構一的相同，所述N+保護環(huán)2為單重結構，所述N+保護環(huán)2的寬度為2. 4 μ m、其內側邊緣和其內側的所述P+區(qū)3邊緣的間距為I. 2 μ m。特征寬度W的值為5 μ m、或10 μ m、或20 μ m,也可以選用其它的值。如圖7C所示，為采用本發(fā)明實施例一防閂鎖效應的保護環(huán)結構的測試結構三。其中N+區(qū)6和P+區(qū)3的尺寸設置和所述測試結構一的相同，所述P+保護環(huán)5的寬度為
2.4 μ m、其內側邊緣和其內側的所述N+區(qū)6邊緣的間距為I. 2 μ m。特征寬度W的值為5 μ m、或10 μ m、或20 μ m,也可以選用其它的值。 如圖7D所示，為采用現有對稱型雙保護環(huán)的測試結構四。N+區(qū)6和P+區(qū)3的寬度都為90 μ m、長度都為100 μ m。所述P+保護環(huán)5的寬度為I μ m、其內側邊緣和其內側的所述N+區(qū)6邊緣的間距為2 μ m。所述N+保護環(huán)2的寬度為I μ m、其內側邊緣和其內側的所述P+區(qū)3邊緣的間距為2 μ m。特征寬度W的值為5 μ m、或10 μ m、或20 μ m，也可以選用其它的值。上述各種防閂鎖效應的保護環(huán)結構也即各種測試結構N阱是在P型襯底中進行磷注入形成的、所述P阱是在P型襯底只能夠進行硼注入形成的，隔離技術采用淺溝槽隔離。步驟二、在不同的溫度下對各不同特征寬度的所述保護環(huán)結構進行電性測試，得到各不同特征寬度的所述保護環(huán)結構在不同溫度下是否存在閂鎖效應、以及存在閂鎖效應時對應的開啟電壓。本步驟中采用I-V特征測試儀器進行電性測試，如圖5所示，是本發(fā)明實施例方法的I-V特征測試儀器的示意圖；ι-ν特征測試儀器由兩臺源測量單元和一臺個人電腦以及IEEE-488傳輸線組成，所述兩臺源測量單元都為Keithley-236型源測量單元；所述兩臺源測量單元和個人電腦的之間通過IEEE-488傳輸線連接，圖5中所示的測試結構為本發(fā)明實施例一防閂鎖效應的保護環(huán)結構，位于P阱中的所述N+區(qū)6和所述P+保護環(huán)5連接于各所述源測量單元的第一端并用于接電壓Vss、位于N阱中的所述N+區(qū)6和所述P+區(qū)3連接于各所述源測量單元的第二端并用于接電壓Vdd，測試步驟為先由第一臺源測量單元對所述保護環(huán)結構施加大于50V的電壓，即在第一臺源測量單元的第二端施加一大于50V的電壓Vdd，使所述保護環(huán)結構進入雪崩擊穿狀態(tài)。接著將所述第一臺源測量單元所施加的電壓從高電壓掃至低電壓即將電壓Vdd從高電壓掃至低電壓，并記錄不同施加電壓下對應的電流值。利用第二臺源測量單元同步記錄不同施加電壓下的電壓值。根據所述電流值和所述電壓值繪制出I-V曲線，根據所述I-V曲線確定各不同特征寬度的所述保護環(huán)結構在不同溫度下是否存在閂鎖效應、以及存在閂鎖效應時對應的開啟電壓。當所述ι-v曲線在低電壓下(< 10V)即監(jiān)測到I-V曲線突變點，則器件已被驅動至閂鎖狀態(tài)。該突變點即為開啟點(Hold point)。測試結構一至四的不同特征寬度W和測試溫度的測試結果中的開啟電壓即開啟點的電壓分別如表一至表四所示。測試結構一至三的測試溫度選擇了 25°C和125°C兩種，測試結構四的測試溫度選擇了 25°C、125°C、175°C和200°C四種。表一
權利要求
1.一種防閂鎖效應的保護環(huán)結構，在硅襯底上形成有P阱和N阱，在所述P阱中形成有NMOS，在所述N阱中形成有PMOS，其特征在于保護環(huán)結構為一種非對稱型結構，在所述P阱的形成有P+保護環(huán)，所述P+保護環(huán)環(huán)繞在所述NMOS周圍；在所述N阱中不形成保護環(huán)。
2.如權利要求I所述的防閂鎖效應的保護環(huán)結構，其特征在于所述P+保護環(huán)為圍繞于一個所述NMOS的周圍的單重結構。
3.如權利要求I所述的防閂鎖效應的保護環(huán)結構，其特征在于所述P+保護環(huán)為由多個相互連接的小環(huán)組成多重結構，每一個所述小環(huán)圍繞于一個所述NMOS的周圍。
4.一種防閂鎖效應的保護環(huán)結構的驗證方法，其特征在于，包括如下步驟 步驟一、準備具有不同特征寬度的防閂鎖效應的保護環(huán)結構；所述保護環(huán)結構為一種非對稱型結構，各不同特征寬度的防閂鎖效應的保護環(huán)結構的形成方法為在硅襯底上形成P阱和N阱，在所述P阱中形成NMOS，在所述N阱中形成PMOS，在所述P阱的形成P+保護環(huán)，所述P+保護環(huán)環(huán)繞在所述NMOS周圍；在所述N阱中不形成保護環(huán)；所述特征寬度為所述PMOS的P+源漏區(qū)和所述NMOS的N+源漏區(qū)之間的最小寬度； 步驟二、在不同的溫度下對各不同特征寬度的所述保護環(huán)結構進行電性測試，得到各不同特征寬度的所述保護環(huán)結構在不同溫度下是否存在閂鎖效應、以及存在閂鎖效應時對應的開啟電壓； 步驟三、對具有閂鎖效應的所述保護環(huán)結構進行定位分析，方法為將所述保護環(huán)結構驅動到對應的不同寬度和不同溫度下的開啟電壓從而使所述保護環(huán)結構驅動進入到發(fā)生閂鎖效應的狀態(tài)；采用晶背光發(fā)射顯微成像系統(tǒng)對所述硅襯底進行觀察，通過觀察到的光斑的位置、大小和亮度得到發(fā)生閂鎖效應的位置分布特征和所述防閂鎖效應的保護環(huán)結構的對閂鎖電流的吸收能力； 步驟四、根據測試結果，對所述防閂鎖效應的保護環(huán)結構進行優(yōu)化，將對閂鎖電流的吸收能力強的結構應用到器件結構中。
5.如權利要求4所述的防閂鎖效應的保護環(huán)結構的驗證方法，其特征在于步驟一中所述保護環(huán)結構還包括無保護環(huán)結構、非對稱型N+保護環(huán)結構、對稱型雙保護環(huán)結構； 所述無保護環(huán)結構在所述P阱和所述N阱中都不形成保護環(huán)； 所述非對稱型N+保護環(huán)結構在所述P阱的形成不形成保護環(huán)，在所述N阱中形成N+保護環(huán)，所述N+保護環(huán)環(huán)繞在所述PMOS周圍； 所述對稱型雙保護環(huán)結構在所述P阱的形成P+保護環(huán)，所述P+保護環(huán)環(huán)繞在所述NMOS周圍；在所述N阱中形成N+保護環(huán)，所述N+保護環(huán)環(huán)繞在所述PMOS周圍。
6.如權利要求4所述的防閂鎖效應的保護環(huán)結構的驗證方法，其特征在于步驟二中采用I-V特征測試儀器進行電性測試，I-V特征測試儀器由兩臺源測量單元和一臺個人電腦以及IEEE-488傳輸線組成，測試步驟為 先由第一臺源測量單元對所述保護環(huán)結構施加大于50V的電壓，使所述保護環(huán)結構進入雪崩擊穿狀態(tài)； 接著將所述第一臺源測量單元所施加的電壓從高電壓掃至低電壓，并記錄不同施加電壓下對應的電流值； 利用第二臺源測量單元同步記錄不同施加電壓下的電壓值；根據所述電流值和所述電壓值繪制出I-V曲線，根據所述I-V曲線確定各不同特征寬度的所述保護環(huán)結構在不同溫度下是否存在閂鎖效應、以及存在閂鎖效應時對應的開啟電壓。
7.如權利要求6所述的防閂鎖效應的保護環(huán)結構的驗證方法，其特征在于兩臺所述源測量單元都為Keithley-236型源測量單元。
8.如權利要求4所述的防閂鎖效應的保護環(huán)結構的驗證方法，其特征在于所述晶背光發(fā)射顯微成像系統(tǒng)由一臺光學顯微鏡、一臺冷卻(XD照相機、一臺圖像處理設備、一臺開啟點測試儀和一組濾鏡組成。
全文摘要
本發(fā)明公開了一種防閂鎖效應的保護環(huán)結構，在所述P阱的形成有P+保護環(huán)，所述P+保護環(huán)環(huán)繞在所述NMOS周圍；在所述N阱中不形成保護環(huán)。本發(fā)明保護環(huán)結構具有良好的閂鎖抑制能力，能夠縮減器件面積，并降低成本。本發(fā)明還提供一種防閂鎖效應的保護環(huán)結構的驗證方法，能夠良好的驗證保護環(huán)結構的抑制閂鎖效應的能力，并能得到發(fā)生閂鎖效應的位置分布，方便保護環(huán)結構的不斷改善。
文檔編號G01R31/00GK102903713SQ20111021489
公開日2013年1月30日 申請日期2011年7月29日 優(yōu)先權日2011年7月29日
發(fā)明者廖炳隆, 余超, 吳健, 徐雁 申請人:上海華虹Nec電子有限公司