專利名稱：一種內(nèi)河船舶的數(shù)字雷達導(dǎo)航避碰裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種雷達導(dǎo)航避碰裝置。特別是涉及一種基于 DSP (DigitalSignal Processing，數(shù)字信號處理技術(shù))的內(nèi)河船舶數(shù)字雷達導(dǎo)航避碰裝置。
背景技術(shù)：
船舶在內(nèi)河中航行時，由于航行環(huán)境不斷在變，駕駛員無法用精確定位的方法導(dǎo) 航，只能憑借對浮標、岸標、岸形和岸上建筑物等的視覺粗略地推斷周邊信息。所以，內(nèi)河船 舶經(jīng)常面臨因丟失船位造成的觸礁、擱淺等危險。在這種情況下，雷達憑借其探測距離遠、 測量精度高等優(yōu)點，成為內(nèi)河船舶必要的導(dǎo)航避碰輔助設(shè)備。但目前內(nèi)河船舶上配置的雷達一般是較為簡單的模擬雷達，集成度不高，僅有測 距和測方位的能力，普遍不具導(dǎo)航避碰的功能。另外由于雷達產(chǎn)品價格昂貴并且操作復(fù)雜， 部分內(nèi)河船舶沒有安裝雷達設(shè)備。
發(fā)明內(nèi)容本實用新型的目的是提供一種功能全、成本低、穩(wěn)定性高、精度高、易操作的內(nèi)河 船舶的數(shù)字雷達導(dǎo)航避碰裝置本實用新型實現(xiàn)上述目的的技術(shù)方案是本實用新型是一個基于嵌入式處理器 以及數(shù)字信號處理器的雙處理器雷達裝置，由集成雷達發(fā)射和接收模塊的雷達上單元，雷 達信號采集與處理模塊、雷達信號控制及顯示模塊和RS422總線組成。雷達上單元通過雷 達發(fā)射接收機的信號輸出端口與雷達信號采集與處理模塊相連，通過雷達發(fā)射接收機的信 號控制口與雷達信號控制及顯示模塊相連，為雷達信號采集與處理模塊提供雷達原始信息 和接受控制信號，雷達信號采集與處理模塊通過AD轉(zhuǎn)換模塊和FPGA邏輯控制器與雷達上 單元相連，采集雷達的原始信號，并且通過HPI接口與雷達信號控制及顯示模塊相連，實現(xiàn) 視頻信號傳輸，雷達上單元和雷達信號控制及顯示模塊通過RS-422總線相連，控制信號傳 輸。雷達上單元，包括雷達天線和雷達發(fā)射接收機，雷達發(fā)射接收機與雷達天線相連， 并通過RS422總線與ARM9處理器相連。雷達天線實現(xiàn)雷達無線電脈沖的發(fā)射，并接收雷 達回波；雷達發(fā)射接收機提供雷達的基本原始信息，包括TI (雷達回波)、VD (視頻信號)、 ARP (零位信號)、ACP (角度信號)。雷達信號采集與處理模塊，包括AD轉(zhuǎn)換模塊、FPGA邏輯控制器、DSP處理器、 SDRAM。AD轉(zhuǎn)換模塊分別與雷達發(fā)射接收機和FPGA邏輯控制器相連；DSP處理器7分別與 FPGA邏輯控制器6和SDRAM10相連，并通過HPI接口 11與ARM9處理器8相連。AD轉(zhuǎn)換模 塊5，用于對雷達視頻信號進行模數(shù)轉(zhuǎn)換；FPGA邏輯控制器6，用于對處理之后的視頻信號 做FIFO緩存；DSP處理器7，用于雷達雜波抑制算法和目標識別其根據(jù)FPGA控制器分頻處 理之后的雷達回波TI同步信號對雷達脈沖進行采樣，對每個方向上的雷達脈沖進行數(shù)字 信號處理。
3[0008]雷達信號控制及顯示模塊4，包括ARM9處理器8、HPI接口 11、IXD 14。ARM9處理 器8通過RS422總線9與雷達發(fā)射接收機13相連，通過HPI接口 11與DSP處理器7相連， 并與IXD 14相連。ARM9處理器8，用于控制雷達發(fā)射和接受的工作模式，并驅(qū)動IXD14顯 示；ARM9處理器8通過RS-422總線9設(shè)置與監(jiān)控雷達上單元2的參數(shù)，包括調(diào)諧、轉(zhuǎn)速控 制、脈沖寬度、增益大小等參數(shù)，從而控制雷達發(fā)射和接受的工作模式。本實用新型具有以下特點(1)成本較 RADAR/ARPA (Automatic Radar Plotting Aid,自動雷達標繪儀)系列 產(chǎn)品低；(2)精度大大高于傳統(tǒng)模擬雷達，并能利用相鄰回波中信號的相關(guān)性，識別小目標 的微弱信號；(3))距離、方位信號實現(xiàn)數(shù)字化錄入和顯示。方便操作人員的操作和讀取，降低操 作失誤率；(4)實現(xiàn)對雷達的自適應(yīng)控制。利用嵌入式控制器調(diào)整發(fā)射脈沖寬度，增益大小等 參數(shù)，實現(xiàn)雷達的工作狀態(tài)的自動控制。(5)多目標進行跟蹤，大大增加避碰能力。(6)可擴展其它輔助功能，如打印，航海地圖導(dǎo)航等功能。總之，是一種功能全、成本低、穩(wěn)定性高、精度高、易操作的內(nèi)河船舶的數(shù)字雷達導(dǎo) 航避碰裝置
圖1為本實用新型原理框圖。圖2為本實用新型工作流程圖。圖3為本實用新型DSP處理器和ARM9控制處理器的HPI接口連接圖。圖4為本實用新型AD轉(zhuǎn)換模塊的原理圖。圖中2.雷達上單元，3.雷達信號采集與處理模塊，4.雷達信號控制及顯示模 塊，5. AD轉(zhuǎn)換模塊，6. FPGA邏輯控制器，7. DSP處理器，8. ARM9控制處理器，9. RS-422總線， 10. SDRAM，11.HPI接口，12.天線，13.雷達發(fā)射接收機具體實施方式
如圖1所示，由集成雷達發(fā)射和接收的雷達上單元2，雷達信號采集與處理模塊3、 雷達信號控制及顯示模塊4和RS422總線9組成。雷達上單元2通過雷達發(fā)射接收機13 的信號輸出端口與雷達信號采集與處理模塊3相連，通過雷達發(fā)射接收機13的信號控制 口與雷達信號控制及顯示模塊4相連。雷達信號采集與處理模塊3通過AD轉(zhuǎn)換模塊5和 FPGA邏輯控制器6與雷達上單元2相連，并通過HPI接口與雷達信號控制及顯示模塊4相 連。雷達上單元2和雷達信號控制及顯示模塊4通過RS-422總線9相連。雷達上單元2，包括雷達天線12和雷達發(fā)射接收機13，雷達發(fā)射接收機13與雷達 天線12相連，并通過RS422總線9與ARM9處理器8相連。雷達信號采集與處理模塊3，包括AD轉(zhuǎn)換模塊5、FPGA邏輯控制器6、DSP處理器 7、SDRAM10。AD轉(zhuǎn)換模塊5分別與雷達發(fā)射接收機13和FPGA邏輯控制器6相連；DSP處 理器7分別與FPGA邏輯控制器6和SDRAM10相連，并通過HPI接口 11與ARM9處理器8相 連。AD轉(zhuǎn)換模塊5采用帶寬為150MSPS的AD976，F(xiàn)PGA邏輯控制器6采用XILINX公司的
4SPARTAN-3系列XC3S400芯片(40萬門)，DSP處理器7采用TI公司的TMS320DM642。雷達信號控制及顯示模塊4，包括ARM9處理器8、HPI接口 11、IXD 14。ARM9處理 器8通過RS422總線9與雷達發(fā)射接收機13相連，通過HPI接口 11與DSP處理器7相連， 并與IXD 14相連。ARM9處理器8采用三星公司ARM9系列的S3C2410如圖2所示，本實用新型工作過程為1、系統(tǒng)上電，DSP加載HPI-BOOT代碼，初始化HPI接口。對FPGA初始化，包括 FIFO清空、寫允許、初始化時鐘并允許采集。開啟DSP中斷和定時器；2、DSP喚醒ARM9，ARM9重新載入預(yù)設(shè)參數(shù)，并發(fā)送算法參數(shù)到DSP，發(fā)送完成后置 HPI中斷，DSP根據(jù)該參數(shù)值預(yù)設(shè)雜波抑制等參數(shù)，同時ARM9通過RS422總線發(fā)送雷達上單 元控制信號；3、DSP進入主處理任務(wù)循環(huán)中，同時進行系統(tǒng)的中斷處理和主任務(wù)處理；4、DSP主任務(wù)中，通過FPGA傳送的視頻和目標信息進行算法處理，包括自動雜波 抑制，目標識別與跟蹤，避碰預(yù)測，警戒圈報警；5、DSP的發(fā)送任務(wù)中，通過HPI接口傳輸數(shù)據(jù)至ARM9，ARM9通過圖形界面顯示；6、第3步到第6步循環(huán)。
權(quán)利要求1.一種內(nèi)河船舶的數(shù)字雷達導(dǎo)航避碰裝置，其特征在于是基于嵌入式處理器以及數(shù) 字信號處理器的雙處理器雷達裝置，由集成雷達發(fā)射和接收模塊的雷達上單元(2)，雷達信 號采集與處理模塊(3)、雷達信號控制及顯示模塊(4)和RS422總線(9)組成；雷達上單元 (2)通過雷達發(fā)射接收機(13)的信號輸出端口與雷達信號采集與處理模塊(3)相連，通過 雷達發(fā)射接收機(13)的信號控制口與雷達信號控制及顯示模塊(4)相連；雷達信號采集與 處理模塊(3)通過AD轉(zhuǎn)換模塊(5)和FPGA邏輯控制器(6)與雷達上單元(2)相連，并且 通過HPI接口(11)與雷達信號控制及顯示模塊(4)相連；雷達上單元(2)和雷達信號控制 及顯示模塊(4)通過RS-422總線(9)相連。
2.根據(jù)權(quán)利要求1所述的一種內(nèi)河船舶的數(shù)字雷達導(dǎo)航避碰裝置，其特征在于所述 的雷達上單元(2)，包括雷達天線(12)和雷達發(fā)射接收機(13)，雷達發(fā)射接收機(13)與雷 達天線(12)相連，并通過RS422總線(9)與ARM9處理器⑶相連。
3.根據(jù)權(quán)利要求1或2所述的一種內(nèi)河船舶的數(shù)字雷達導(dǎo)航避碰裝置，其特征在于 所述的雷達信號采集與處理模塊(3)，包括AD轉(zhuǎn)換模塊(5)、FPGA邏輯控制器(6)、DSP處理 器(7)、SDRAM(IO) ；AD轉(zhuǎn)換模塊(5)分別與雷達發(fā)射接收機(13)和FPGA邏輯控制器(6) 相連，DSP處理器(7)分別與FPGA邏輯控制器(6)和SDRAM(IO)相連，并通過HPI接口 (11) 與ARM9處理器⑶相連。
4.根據(jù)權(quán)利要求3所述的一種內(nèi)河船舶的數(shù)字雷達導(dǎo)航避碰裝置，其特征在于所述 的雷達信號控制及顯示模塊(4)，包括ARM9處理器(8)、HPI接口(11)、IXD(14) ；ARM9處理 器⑶通過RS422總線(9)與雷達發(fā)射接收機(13)相連，通過HPI接口(11)與DSP處理 器(7)相連，并與LCD (14)相連。
專利摘要一種內(nèi)河船舶的數(shù)字雷達導(dǎo)航避碰裝置是基于嵌入式處理器以及數(shù)字信號處理器的雙處理器雷達裝置，由集成雷達發(fā)射和接收模塊的雷達上單元、雷達信號采集與處理模塊、雷達信號控制及顯示模塊(4)和RS422總線組成。雷達上單元通過雷達發(fā)射接收機的信號輸出端口與雷達信號采集與處理模塊相連，通過雷達發(fā)射接收機的信號控制口與雷達信號控制及顯示模塊相連。雷達信號采集與處理模塊通過AD轉(zhuǎn)換模塊和FPGA邏輯控制器與雷達上單元相連，并且通過HPI接口與雷達信號控制及顯示模塊相連。雷達上單元和雷達信號控制及顯示模塊通過RS-422總線相連。具有功能全、成本低、穩(wěn)定性高、精度高、易操作等優(yōu)點，適用于內(nèi)河船舶的導(dǎo)航避碰。
文檔編號G01S7/295GK201788279SQ201020142100
公開日2011年4月6日 申請日期2010年3月23日 優(yōu)先權(quán)日2010年3月23日
發(fā)明者萬劍, 嚴新平, 初秀民, 李朝輝, 李龍, 苗鳳林 申請人:武漢南華工業(yè)設(shè)備工程股份有限公司, 武漢理工大學(xué)