專利名稱：一種分時(shí)測試的soc測試調(diào)度方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路測試領(lǐng)域，具體涉及片上系統(tǒng)SOC測試調(diào)度的方法。
背景技術(shù)：
隨著半導(dǎo)體工藝的進(jìn)步和集成電路設(shè)計(jì)能力的提高，各種功能的IP 核(IntellectualProperty，IP)組成系統(tǒng)被集成到一個(gè)芯片上成為系統(tǒng)芯片 (System-on-a-Chip, S0C)。由于SOC具有性能高、體積小、功耗低、研制周期短等優(yōu)勢，使 其近年來被越來越多地應(yīng)用于各種電子設(shè)備中。但是隨著SOC規(guī)模的擴(kuò)大和功能的完善， SOC的測試時(shí)間與測試成本成倍增加，測試問題已逐漸成為SOC發(fā)展的瓶頸。為了降低測 試費(fèi)用，盡可能減少測試時(shí)間，人們希望盡可能多地對(duì)SOC內(nèi)的IP核進(jìn)行并行測試。因此， SOC測試調(diào)度問題，即確定各個(gè)IP核的測試順序并為之分配相應(yīng)的測試總線寬度使總測試 時(shí)間最短，成為SOC系統(tǒng)級(jí)測試中亟待解決的問題。SOC的測試調(diào)度問題是個(gè)NP完全問題，近年來研究人員將此轉(zhuǎn)換為二維裝箱問 題，采用序列對(duì)(sequence pair，SP)、邊界限制格(bounded slicing grid，BSG)和 0-tree 等結(jié)構(gòu)表示方法，配合最佳擬合算法、模擬退火算法、以及遺傳算法等等優(yōu)化算法對(duì)其進(jìn)行 求解，但是上述方法在求解效率方面仍有不盡人意之處。由于每個(gè)IP核需要測試的信息量 不相等，現(xiàn)有技術(shù)在安排并行測試的位置和順序時(shí)，測試總線上仍然有空余的測試時(shí)間沒 有被有效利用。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種分時(shí)測試的SOC測試調(diào)度方法，能夠使IP核測試存取機(jī) 制的分配方式更加靈活，更好的實(shí)現(xiàn)IP核的并行測試，從而縮短測試總線上沒有被利用的 空余測試時(shí)間。它包括下述步驟一、根據(jù)BFD算法，找出待測SOC內(nèi)部各個(gè)IP核的潛在最優(yōu)化點(diǎn)；初始化CE方法 的更新樣本機(jī)制的參數(shù)t，Vtl ；二、根據(jù)更新樣本機(jī)制的參數(shù)Vh產(chǎn)生N個(gè)隨機(jī)樣本v_soc = (Xixferi)Iyixn)；其 中X為長度為2n-l的序列，表示一個(gè)B*-Tree 二叉樹結(jié)構(gòu)，代表抽象的矩形相對(duì)位置；y為 長度為η的序列，η代表參加處理的IP核數(shù)量，y(i)代表第i個(gè)IP核所占的TAM總線寬 度，1 < y(i) ^ Wmax, 1 ^ i ^ η ；三、利用B*_Tree 二叉樹結(jié)構(gòu)計(jì)算各個(gè)IP核的布局；四、選擇部分IP核進(jìn)行分時(shí)測試；具體做法是根據(jù)y的值找出每個(gè)IP核抽象的 矩形的高度和對(duì)應(yīng)，該矩形的高度對(duì)應(yīng)于TAM總線數(shù)量，矩形的長度對(duì)應(yīng)于測試時(shí)間；再根 據(jù)χ對(duì)應(yīng)的矩形的相對(duì)位置，在實(shí)際使用的TAM總線寬度不大于測試總線寬度Wmax的情況 下，計(jì)算SOC的測試時(shí)間T，矩形的相對(duì)位置對(duì)應(yīng)于SOC的并行測試及測試順序；五、利用CE方法求解SOC內(nèi)部所有IP核的的總線分配和時(shí)間分配，直到滿足CE 收斂的條件，否則返回步驟二的開始處，更新樣本并進(jìn)行下一次循環(huán)；具體做法是將所有的N個(gè)測試時(shí)間T進(jìn)行從小到大排序，計(jì)算其(1- P )分位數(shù)K = ^),用于更新參數(shù)ν ;t = t+1 ；
權(quán)利要求
1.一種分時(shí)測試的SOC測試調(diào)度方法，其特征在于它通過下述步驟實(shí)現(xiàn)一、根據(jù)BFD算法，找出待測SOC內(nèi)部各個(gè)IP核的潛在最優(yōu)化點(diǎn)；初始化CE方法的更 新樣本機(jī)制的參數(shù)t，Vtl ；二、根據(jù)更新樣本機(jī)制的參數(shù)產(chǎn)生N個(gè)隨機(jī)樣本v_S0C=(Xli2n^Iyixn)；其中χ為 長度為2n-l的序列，表示一個(gè)B*-Tree 二叉樹結(jié)構(gòu)，代表抽象的矩形相對(duì)位置；y為長度 為η的序列，η代表參加處理的IP核數(shù)量，y(i)代表第i個(gè)IP核所占的TAM總線寬度， 1 ^ y(i) ^ Wmax, 1 ^ i ^ η ；三、利用B*-Tree二叉樹結(jié)構(gòu)計(jì)算各個(gè)IP核的布局；四、選擇部分IP核進(jìn)行分時(shí)測試；具體做法是根據(jù)y的值找出每個(gè)IP核抽象的矩形 的高度和對(duì)應(yīng)，該矩形的高度對(duì)應(yīng)于TAM總線數(shù)量，矩形的長度對(duì)應(yīng)于測試時(shí)間；再根據(jù)χ 對(duì)應(yīng)的矩形的相對(duì)位置，在實(shí)際使用的TAM總線寬度不大于測試總線寬度Wmax的情況下， 計(jì)算SOC的測試時(shí)間T，矩形的相對(duì)位置對(duì)應(yīng)于SOC的并行測試及測試順序；五、利用CE方法求解SOC內(nèi)部所有IP核的的總線分配和時(shí)間分配，直到滿足CE收斂的 條件，否則返回步驟二的開始處，更新樣本并進(jìn)行下一次循環(huán)；具體做法是將所有的N個(gè)測試時(shí)間T進(jìn)行從小到大排序，計(jì)算其(1-P )分位數(shù)K = ^),用于更新參數(shù)ν ；t = t+Ι ； N
2.根據(jù)權(quán)利要求1所述的一種分時(shí)測試的SOC測試調(diào)度方法，其特征在于在第一步驟 中，按照IP核的測試量從大到小排列，找出排序在前面且測試量規(guī)模占SOC所有的IP核測 試量的60% 80%的IP核；然后執(zhí)行步驟二和三，對(duì)這些IP核利用B*-Tree 二叉樹結(jié)構(gòu) 計(jì)算各個(gè)IP核的布局；計(jì)算上述測試調(diào)度結(jié)果帶來的空余空間，根據(jù)空余空間的情況執(zhí)行 步驟四，進(jìn)行TAM分配。
3.根據(jù)權(quán)利要求1所述的一種分時(shí)測試的SOC測試調(diào)度方法，其特征在于在第四步驟 中，將IP核在被分配的TAM上，根據(jù)需要將測試向量分多個(gè)時(shí)間段施加給該IP核。
全文摘要
一種分時(shí)測試的SOC測試調(diào)度方法，本發(fā)明涉及集成電路測試領(lǐng)域，具體涉及片上系統(tǒng)SOC測試調(diào)度的方法。能夠使IP核測試存取機(jī)制的分配方式更加靈活，更好的實(shí)現(xiàn)IP核的并行測試，從而縮短測試總線上沒有被利用的空余測試時(shí)間。它包括下述步驟根據(jù)BFD算法，找出待測SOC內(nèi)部各個(gè)IP核的pareto-point；根據(jù)vt-1產(chǎn)生N個(gè)隨機(jī)樣本；利用B*-Tree二叉樹結(jié)構(gòu)計(jì)算各個(gè)IP核的布局；選擇部分IP核進(jìn)行分時(shí)測試；利用CE方法求解各個(gè)IP核的總線分配和時(shí)間分配，直到滿足CE收斂的條件。本發(fā)明用于SOC的測試。
文檔編號(hào)G01R31/317GK102081141SQ20101056576
公開日2011年6月1日 申請(qǐng)日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者喬立巖, 俞洋, 劉兆慶, 彭喜元, 趙光權(quán), 鄧立寶 申請(qǐng)人:哈爾濱工業(yè)大學(xué)