專利名稱：觸發(fā)器延時(shí)的內(nèi)建測(cè)試方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字集成電路的測(cè)試，更具體地說，涉及在芯片上對(duì)觸發(fā)器的延時(shí)進(jìn)行內(nèi)建測(cè)試的方法及電路。
背景技術(shù)：
在現(xiàn)有的數(shù)字集成電路設(shè)計(jì)中，同步設(shè)計(jì)是最重要的設(shè)計(jì)策略。而對(duì)于同步數(shù)字電路而言，觸發(fā)器單元是極其重要的組成部件。觸發(fā)器的延時(shí)、功耗、面積和可靠性等多項(xiàng)特征參數(shù)直接決定了集成電路芯片的設(shè)計(jì)難度、產(chǎn)品性能和市場(chǎng)成功率。同時(shí)，隨著市場(chǎng)對(duì)芯片功能的要求不斷提高，數(shù)字集成電路規(guī)模也持續(xù)增加，使用基于標(biāo)準(zhǔn)單元的自動(dòng)化設(shè)計(jì)流程成為數(shù)字集成電路設(shè)計(jì)人員的最佳選擇。這就需要在設(shè)計(jì)初期即獲得各種標(biāo)準(zhǔn)單元的精確特征參數(shù)，特別是延時(shí)參數(shù)。觸發(fā)器的延時(shí)不僅直接影響整體系統(tǒng)的最終頻率，而且如果不能在設(shè)計(jì)初期就得到它的精確數(shù)值，將會(huì)嚴(yán)重影響最終芯片的魯棒性。但是如今的集成電路制造工藝不斷進(jìn)步，單個(gè)觸發(fā)器的延時(shí)已經(jīng)降低到數(shù)百皮秒 (10_12)量級(jí)，不得不通過軟件仿真的方式來獲得觸發(fā)器的延時(shí)參數(shù)，雖然軟件仿真的結(jié)果與實(shí)際芯片的流片結(jié)果仍然有不小的差距。因?yàn)槭紫绕胀ǖ臏y(cè)試儀器很難精確測(cè)量皮秒量級(jí)的延時(shí)，其次從芯片內(nèi)部到測(cè)試管腳的延時(shí)的誤差就已經(jīng)可以與待測(cè)的觸發(fā)器延時(shí)相比。所以為了能夠獲得實(shí)際芯片上觸發(fā)器的延時(shí)參數(shù)，就需要設(shè)計(jì)芯片上內(nèi)建的測(cè)試方法，在芯片內(nèi)部對(duì)觸發(fā)器的延時(shí)進(jìn)行定量分析，并以簡(jiǎn)單直觀的方法讓外部觀測(cè)者觀測(cè)到。有鑒于此，本發(fā)明的主要目的在于提供一種觸發(fā)器延時(shí)的內(nèi)建測(cè)試方法及系統(tǒng)， 以更精確、直觀的方式對(duì)實(shí)際芯片上觸發(fā)器單元的延時(shí)進(jìn)行定量測(cè)算。

發(fā)明內(nèi)容
為達(dá)到上述目的，本發(fā)明提供的觸發(fā)器延時(shí)的內(nèi)建測(cè)試方法如下積累待測(cè)觸發(fā)器的延時(shí)，使之與參考時(shí)鐘的周期相比，產(chǎn)生由該比較關(guān)系決定的檢測(cè)信號(hào)。將檢測(cè)信號(hào)進(jìn)行轉(zhuǎn)換并輸出，使其可以從芯片外部被直觀地觀測(cè)。通過連續(xù)改變參考時(shí)鐘的周期，并檢測(cè)可觀測(cè)信號(hào)的變化，來確定待測(cè)觸發(fā)器的積累延時(shí)，并最終計(jì)算出單個(gè)待測(cè)觸發(fā)器的精確延時(shí)。同時(shí)，本發(fā)明提供的觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)包括可調(diào)時(shí)鐘發(fā)生器、觸發(fā)器延時(shí)積累電路、延時(shí)比較電路、可觀測(cè)信號(hào)產(chǎn)生電路，其中可調(diào)時(shí)鐘發(fā)生器，用于產(chǎn)生具有精確時(shí)鐘周期的參考時(shí)鐘，以觸發(fā)待測(cè)觸發(fā)器等一系列時(shí)序邏輯單元。它所產(chǎn)生的時(shí)鐘的周期作為待測(cè)觸發(fā)器積累延時(shí)的比較參考值。并且它的時(shí)鐘頻率和周期是可以從芯片外部連續(xù)調(diào)節(jié)的。該可調(diào)時(shí)鐘發(fā)生器可以位于芯片外或芯片上。
觸發(fā)器延時(shí)積累電路，用于將相對(duì)較小的單個(gè)觸發(fā)器延時(shí)進(jìn)行線性相加，使之可以與參考時(shí)鐘的周期相比。其中，所述積累待測(cè)觸發(fā)器的延時(shí)的方法應(yīng)該具有一致性，即多個(gè)待測(cè)觸發(fā)器的輸入和負(fù)載應(yīng)該相同或接近。延時(shí)比較電路，用于產(chǎn)生由積累延時(shí)與參考時(shí)鐘周期的比較關(guān)系所決定的檢測(cè)信號(hào)。其中，所述檢測(cè)信號(hào)應(yīng)該根據(jù)待測(cè)觸發(fā)器積累延時(shí)和輸入時(shí)鐘周期之間的大小關(guān)系變化而具有不同的時(shí)序或狀態(tài)特征?？捎^測(cè)信號(hào)產(chǎn)生電路，用于將比較電路產(chǎn)生的檢測(cè)信號(hào)轉(zhuǎn)換為芯片外部可觀測(cè)的信號(hào)。在芯片外部，通過示波器甚至萬用表或LED等簡(jiǎn)單的檢測(cè)工具，即可判斷積累延時(shí)與參考時(shí)鐘周期的比較關(guān)系。


圖1表示根據(jù)本發(fā)明的實(shí)施例中的η比特行波進(jìn)位計(jì)數(shù)器的電路2表示根據(jù)本發(fā)明的實(shí)施例中的η比特行波進(jìn)位計(jì)數(shù)器的工作波形3表示根據(jù)本發(fā)明中觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)的實(shí)施例的整體電路4表示根據(jù)本發(fā)明中觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)的實(shí)施例在情況A下的工作波形5表示根據(jù)本發(fā)明中觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)的實(shí)施例在情況B下的工作波形6表示根據(jù)本發(fā)明的實(shí)施例中的門控時(shí)鐘單元的電路圖
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下面參照附圖并舉實(shí)施例，對(duì)本發(fā)明做進(jìn)一步詳細(xì)說明。圖3整體展示了觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)的實(shí)施例電路300。其中，鎖相環(huán)301 對(duì)應(yīng)于系統(tǒng)中的可調(diào)時(shí)鐘發(fā)生器。它的輸入CLKl為連接片外輸入的參考時(shí)鐘，CTRL[m:0] 為m位控制信號(hào)。通過改變CTRL[m:0]的值，可以控制鎖相環(huán)301模塊輸出基于CLKl時(shí)鐘信號(hào)的各種頻率的時(shí)鐘信號(hào)CLK2。另外，η比特行波進(jìn)位計(jì)數(shù)器對(duì)應(yīng)于系統(tǒng)中的觸發(fā)器延時(shí)積累電路。邏輯門303、觸發(fā)器304、門控時(shí)鐘單元305、延時(shí)單元306和觸發(fā)器307則對(duì)應(yīng)于系統(tǒng)中的延時(shí)比較電路。觸發(fā)器308對(duì)應(yīng)于系統(tǒng)中的可觀測(cè)信號(hào)產(chǎn)生電路。其中，所述η比特行波進(jìn)位計(jì)數(shù)器302的實(shí)施例參照?qǐng)D1所示，所述門控時(shí)鐘單元 305的實(shí)施例參照?qǐng)D6所示。下面將首先參照?qǐng)D1、圖2和圖6分別對(duì)η比特行波進(jìn)位計(jì)數(shù)器302的實(shí)施例和門控時(shí)鐘單元305的實(shí)施例進(jìn)行詳細(xì)說明，然后再分部分詳細(xì)說明觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)的實(shí)施例300。圖1展示了使用行波進(jìn)位計(jì)數(shù)器100來積累待測(cè)觸發(fā)器的延時(shí)的電路實(shí)施例。將觸發(fā)器101的QN輸出端使用反饋的方式接到自己的D輸入端，同時(shí)將QN作為下一級(jí)觸發(fā)器102的時(shí)鐘輸入端。以此類推，級(jí)聯(lián)η個(gè)相同的待測(cè)觸發(fā)器形成行波進(jìn)位計(jì)數(shù)器。圖2展示了行波進(jìn)位計(jì)數(shù)器100的工作波形圖。當(dāng)復(fù)位信號(hào)RST翻轉(zhuǎn)成有效狀態(tài) 211時(shí)，待測(cè)觸發(fā)器101至IOn的輸出端QN被復(fù)位成高電平，輸出端Q被復(fù)位成低電平。此時(shí)，行波進(jìn)位計(jì)數(shù)器100的輸出Cl至Cn全為低電平，即十進(jìn)制0。當(dāng)復(fù)位信號(hào)RST翻轉(zhuǎn)為無效狀態(tài)212后，在時(shí)鐘CLK的上升沿201的驅(qū)動(dòng)下，待測(cè)觸發(fā)器101采樣QNl (高電平)， 使得Cl翻轉(zhuǎn)為高電平(上升沿221)，(Wl翻轉(zhuǎn)為低電平(下降沿231)。此時(shí)，行波進(jìn)位計(jì)數(shù)器100的輸出為十進(jìn)制1。然后，在時(shí)鐘CLK的上升沿202的驅(qū)動(dòng)，待測(cè)觸發(fā)器101再次采樣此時(shí)為低電平的QN1，使得Cl翻轉(zhuǎn)為低電平(下降沿222)，(Wl翻轉(zhuǎn)為高電平(上升沿232)。此時(shí)，由于QNl同時(shí)接到了待測(cè)觸發(fā)器102的時(shí)鐘端，從而驅(qū)動(dòng)觸發(fā)器102采樣 QN2(高電平)，產(chǎn)生C2上升沿242和QN2下降沿251。此時(shí)，行波進(jìn)位計(jì)數(shù)器100的輸出為十進(jìn)制2。以此類推，隨著時(shí)鐘CLK不斷翻轉(zhuǎn)，行波進(jìn)位計(jì)數(shù)器的計(jì)數(shù)值不斷增加。經(jīng)過了 2n-l-l個(gè)周期之后，Cl至C(n-l)全為高電平，Cn為低電平。此時(shí)，時(shí)鐘CLK上升沿203 的到來引起一系列的反映。首先是Cl下降沿223和上升沿233。然后，后者將引起C2 下降沿242和QN2上升沿252。以此類推，最終引起Cn上升沿262和QNn下降沿271。使用行波進(jìn)位計(jì)數(shù)器100來累積待測(cè)觸發(fā)器的延時(shí)的方法達(dá)到了發(fā)明內(nèi)容部分所述一致性的要求。對(duì)于所有的觸發(fā)器而言，它們的時(shí)鐘輸入驅(qū)動(dòng)能力、輸出端Q和QN的負(fù)載都基本相同。同時(shí)如果我們假設(shè)待測(cè)觸發(fā)器時(shí)鐘端到Q端的延時(shí)為TD0，時(shí)鐘端到QN 端的延時(shí)為TD0’，則CLK上升沿到Cn上升沿的積累延時(shí)TDl為TDl = (n-1) XTDO' +TDO由于TD0’與TDO的差距基本可以忽略不計(jì)，因此TDl = nXTDO通過調(diào)整η的大小可以使得TDl可與鎖相環(huán)301的中心輸出頻率所對(duì)應(yīng)的時(shí)鐘周期相近。圖6展示了使用鎖存器和與門來實(shí)現(xiàn)門控時(shí)鐘單元的實(shí)施例電路600。其中，鎖存器601具有低電平導(dǎo)通特性，使得只有當(dāng)時(shí)鐘CLK信號(hào)為低電平時(shí)，輸入端E的變化才能被傳到進(jìn)入QD節(jié)點(diǎn)。當(dāng)輸入端E為高電平時(shí)，輸出端Q與輸入端CLK相同；當(dāng)輸入端E翻轉(zhuǎn)為低電平時(shí)，QD在輸入時(shí)鐘CLK信號(hào)為低電平時(shí)才翻轉(zhuǎn)為低電平，并繼而阻止輸出端Q在 CLK信號(hào)重新翻轉(zhuǎn)為高電平時(shí)也跟著翻轉(zhuǎn)為高電平。這樣的設(shè)計(jì)實(shí)現(xiàn)方式能夠有效保證時(shí)鐘的完整性，并防止毛刺。如圖3所示，電路300中的邏輯門303通過將η比特行波進(jìn)位計(jì)數(shù)器302的輸出 Cl和Cn的反相進(jìn)行與操作產(chǎn)生信號(hào)Si。信號(hào)S2為信號(hào)Sl經(jīng)過一個(gè)時(shí)鐘周期延時(shí)得到的。然后，信號(hào)S2通過延時(shí)單元306產(chǎn)生信號(hào)S3。該延時(shí)單元306的目的是為了保證觸發(fā)器307的輸入端D與時(shí)鐘端CLK3之間滿足保持時(shí)間(Hold Time)的時(shí)序要求。在某些情況下，可以插入多個(gè)延時(shí)單元或者省略該延時(shí)單元。門控時(shí)鐘單元305使用η比特行波進(jìn)位計(jì)數(shù)器的輸出Cn為使能信號(hào)，對(duì)鎖存器301的輸出時(shí)鐘CLK2進(jìn)行門控，產(chǎn)生時(shí)鐘信號(hào) CLK3。觸發(fā)器307使用該時(shí)鐘信號(hào)CLK3對(duì)信號(hào)S3進(jìn)行采樣，產(chǎn)生信號(hào)S4。圖4展示了電路300的工作波形圖。開始狀態(tài)為η比特行波進(jìn)位計(jì)數(shù)器302的輸出信號(hào)C2至C(n-l)均為1，而輸出信號(hào)Cl和Cn為0。時(shí)鐘信號(hào)CLK2的上升沿401引起 η比特行波進(jìn)位計(jì)數(shù)器的輸出信號(hào)Cl上升411。此時(shí)計(jì)數(shù)器302的輸出信號(hào)Cl至C(n_l) 均為1，唯有輸出信號(hào)Cn為0。繼而，由于信號(hào)Cl為1而信號(hào)Cn為0，邏輯門303的輸出信號(hào)Sl上升431。一個(gè)時(shí)鐘周期之后的時(shí)鐘信號(hào)CLK2上升沿402引發(fā)信號(hào)Cl的下降沿 412，以及信號(hào)Cn的上升沿421。由于計(jì)數(shù)器302內(nèi)部的待測(cè)觸發(fā)器延時(shí)導(dǎo)致421比412要晚較長(zhǎng)時(shí)間，且402至421的延時(shí)為TDl (即η個(gè)待測(cè)觸發(fā)器的積累延時(shí))。狀態(tài)為0的信
5號(hào)Cl會(huì)通過邏輯門303導(dǎo)致信號(hào)Sl的下降沿432。同時(shí)，時(shí)鐘信號(hào)CLK2的上升沿402驅(qū)動(dòng)觸發(fā)器304將信號(hào)Sl (狀態(tài)為1)采樣，并通過延時(shí)單元306產(chǎn)生信號(hào)S3的上升沿441。如果我們假設(shè)延時(shí)TDl比時(shí)鐘CLK2的時(shí)鐘周期TD2小，則信號(hào)Cn的上升沿421 要早于時(shí)鐘信號(hào)CLK2的上升沿403。假設(shè)它們之間的延時(shí)為TD3。通過門控時(shí)鐘單元305， 如果延時(shí)TD3大于其建立時(shí)間(Setup Time)，那么將驅(qū)動(dòng)輸出信號(hào)CLK3上升沿451。觸發(fā)器307因?yàn)槭褂昧诵盘?hào)CLK3作為時(shí)鐘輸入，因此信號(hào)CLK3上升沿451將驅(qū)動(dòng)其采樣信號(hào) S3 (狀態(tài)為1)，并驅(qū)動(dòng)輸出信號(hào)S4上升沿461。觸發(fā)器308的數(shù)據(jù)端D始終接高電平。并且其輸出端Q在復(fù)位信號(hào)RST有效并無效之后時(shí)鐘保持為狀態(tài)0，因?yàn)闀r(shí)鐘端一直沒有出現(xiàn)上升沿，直到信號(hào)S4上升沿461。此時(shí)，輸出信號(hào)D將被驅(qū)動(dòng)為高電平。圖5展示了電路300的另一種情況下的工作波形圖。如果我們減小時(shí)鐘信號(hào)CLK2 的時(shí)鐘周期(通過改變輸入控制信號(hào)CTRL[m:0]的數(shù)值)，使之成為TD2’，且小于時(shí)鐘信號(hào) CLK2的上升沿502到信號(hào)Cn的延時(shí)TDl (即η個(gè)待測(cè)觸發(fā)器的積累延時(shí))。那么將會(huì)使得信號(hào)Cn的上升沿521在時(shí)鐘CLK2的上升沿503之后發(fā)生。這樣門控時(shí)鐘單元305的輸出信號(hào)CLK3的第一個(gè)上升沿將與時(shí)鐘CLK2的上升沿504同步，而不是上升沿503。同時(shí)，信號(hào)S3則與圖4中的情形完全一樣。由于信號(hào)Cn的上升沿521，信號(hào)S3將在之后下降Μ2， 至狀態(tài)0。所以，當(dāng)時(shí)鐘CLK3的上升沿551到來時(shí)，觸發(fā)器307將會(huì)采樣到狀態(tài)為0的信號(hào)S3，從而不會(huì)引起信號(hào)S4的上升翻轉(zhuǎn)。由于信號(hào)S4時(shí)鐘維持狀態(tài)為0(561)，所以輸出信號(hào)D也將保持狀態(tài)為0(571)。綜上所述，通過調(diào)整輸入控制信號(hào)CTRL[m:0]的數(shù)值，可以改變鎖相環(huán)301的輸出時(shí)鐘周期TD2。然后與η比特行波進(jìn)位計(jì)數(shù)器所積累的η個(gè)待測(cè)觸發(fā)器的延時(shí)TD1，通過邏輯門303、觸發(fā)器304、門控時(shí)鐘單元305、延時(shí)單元306和觸發(fā)器307組成的延時(shí)比較電路進(jìn)行比較。最后通過觸發(fā)器308產(chǎn)生可供簡(jiǎn)便觀測(cè)的信號(hào)D。如果TDl小于TD2，則信號(hào)D 會(huì)輸出高電平直至復(fù)位；而如果TDl大于TD2，則信號(hào)D會(huì)在一直輸出低電平。因此可以看出圖3所示的觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)的實(shí)施例電路300能夠完成對(duì)待測(cè)觸發(fā)器延時(shí)的精確測(cè)量，并且有直觀的輸出。
權(quán)利要求
1.觸發(fā)器延時(shí)的內(nèi)建測(cè)試電路，其特征在于，包括可調(diào)時(shí)鐘發(fā)生器，包括鎖相環(huán)，用于產(chǎn)生具有精確時(shí)鐘周期的參考時(shí)鐘，以觸發(fā)待測(cè)觸發(fā)器等一系列時(shí)序邏輯單元，所產(chǎn)生的時(shí)鐘周期作為待測(cè)觸發(fā)器積累延時(shí)的比較參考值；觸發(fā)器延時(shí)積累電路，包括η比特行波進(jìn)位計(jì)數(shù)器，用于將單個(gè)觸發(fā)器延時(shí)進(jìn)行線性相加，使積累延時(shí)與時(shí)鐘周期相比；延時(shí)比較電路，包括邏輯門、觸發(fā)器1、門控時(shí)鐘單元、延時(shí)單元、觸發(fā)器2，用于產(chǎn)生由積累延時(shí)與時(shí)鐘周期的比較關(guān)系所決定的檢測(cè)信號(hào)；可觀測(cè)信號(hào)產(chǎn)生電路，包括觸發(fā)器3，用于將延時(shí)比較電路產(chǎn)生的檢測(cè)信號(hào)轉(zhuǎn)換為芯片外部可觀測(cè)的信號(hào)；其中邏輯門通過將η比特行波進(jìn)位計(jì)數(shù)器的輸出Cl和Cn的反相進(jìn)行與操作產(chǎn)生信號(hào)Si， 觸發(fā)器1將信號(hào)Sl經(jīng)過一個(gè)時(shí)鐘周期延時(shí)得到信號(hào)S2，延時(shí)單元保證觸發(fā)器2的輸入端與時(shí)鐘端之間滿足保持時(shí)間的時(shí)序要求，信號(hào)S2通過延時(shí)單元產(chǎn)生信號(hào)S3，門控時(shí)鐘單元使用η比特行波進(jìn)位計(jì)數(shù)器的輸出Cn為使能信號(hào)，對(duì)鎖相環(huán)的輸出時(shí)鐘進(jìn)行門控，產(chǎn)生時(shí)鐘信號(hào)，觸發(fā)器307使用該時(shí)鐘信號(hào)對(duì)信號(hào)S3進(jìn)行采樣，產(chǎn)生信號(hào)S4,最后通過觸發(fā)器3產(chǎn)生芯片外部可觀測(cè)的信號(hào)。
2.根據(jù)權(quán)利要求1所述的觸發(fā)器延時(shí)的內(nèi)建測(cè)試電路，其特征在于所述可調(diào)時(shí)鐘發(fā)生器的時(shí)鐘頻率和周期能從芯片外部連續(xù)調(diào)節(jié)。
3.根據(jù)權(quán)利要求1或2所述的觸發(fā)器延時(shí)的內(nèi)建測(cè)試電路，其特征在于所述可調(diào)時(shí)鐘發(fā)生器位于芯片外或芯片上。
4.根據(jù)權(quán)利要求1所述的觸發(fā)器延時(shí)的內(nèi)建測(cè)試電路，其特征在于所述觸發(fā)器延時(shí)積累電路對(duì)待測(cè)觸發(fā)器的延時(shí)進(jìn)行積累的方法具有一致性，多個(gè)待測(cè)觸發(fā)器的輸入和負(fù)載相同或接近。
5.根據(jù)權(quán)利要求1所述的觸發(fā)器延時(shí)的內(nèi)建測(cè)試電路，其特征在于所述檢測(cè)信號(hào)根據(jù)待測(cè)觸發(fā)器積累延時(shí)和輸入時(shí)鐘周期之間的大小關(guān)系變化而產(chǎn)生具有不同的時(shí)序或狀態(tài)特征。
6.根據(jù)權(quán)利要求1所述的觸發(fā)器延時(shí)的內(nèi)建測(cè)試電路，其特征在于在芯片外部可觀測(cè)的信號(hào)使得能通過檢測(cè)工具即可判斷積累延時(shí)與參考時(shí)鐘周期的比較關(guān)系。
7.觸發(fā)器延時(shí)的內(nèi)建測(cè)試方法，該方法運(yùn)用在如權(quán)利要求1所述的觸發(fā)器延時(shí)的內(nèi)建測(cè)試電路中，其特征在于，該方法包括如下步驟(1).積累待測(cè)觸發(fā)器的延時(shí)，使之與參考時(shí)鐘的周期相比，產(chǎn)生由該比較關(guān)系決定的檢測(cè)信號(hào)；(2).將檢測(cè)信號(hào)進(jìn)行轉(zhuǎn)換并輸出，使其從芯片外部被直觀地觀測(cè)；(3).通過連續(xù)改變參考時(shí)鐘的周期，并檢測(cè)可觀測(cè)信號(hào)的變化，來確定待測(cè)觸發(fā)器的積累延時(shí)，并最終計(jì)算出單個(gè)待測(cè)觸發(fā)器的精確延時(shí)。
全文摘要
本發(fā)明提供一種觸發(fā)器延時(shí)的內(nèi)建測(cè)試方法，該方法包括積累待測(cè)觸發(fā)器的延時(shí)，使之與參考時(shí)鐘的周期相比，產(chǎn)生由該比較關(guān)系決定的檢測(cè)信號(hào)；將檢測(cè)信號(hào)進(jìn)行轉(zhuǎn)換并輸出，使其可以從芯片外部被直觀地觀測(cè)；通過連續(xù)改變參考時(shí)鐘的周期，并檢測(cè)可觀測(cè)信號(hào)的變化，來確定待測(cè)觸發(fā)器的積累延時(shí)，并最終計(jì)算出單個(gè)待測(cè)觸發(fā)器的精確延時(shí)。另外，本發(fā)明還提供了一種觸發(fā)器延時(shí)的內(nèi)建測(cè)試系統(tǒng)，該系統(tǒng)包括可調(diào)時(shí)鐘發(fā)生器、觸發(fā)器延時(shí)積累電路、延時(shí)比較電路和可觀測(cè)信號(hào)產(chǎn)生電路。
文檔編號(hào)G01R31/3177GK102466779SQ201010546850
公開日2012年5月23日 申請(qǐng)日期2010年11月16日 優(yōu)先權(quán)日2010年11月16日
發(fā)明者梁浩, 馬紀(jì)豐 申請(qǐng)人:北京中電華大電子設(shè)計(jì)有限責(zé)任公司