專利名稱：基于邊界掃描的Flash芯片檢測(cè)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片檢測(cè)方法，尤其涉及一種基于邊界掃描的Flash芯片檢測(cè)方 法，屬于芯片邊界掃描領(lǐng)域。
背景技術(shù)：
SoC(System On a Chip)設(shè)計(jì)日益復(fù)雜化，不僅使芯片面積增大，而且電路和系統(tǒng) 的可測(cè)性也急劇下降，測(cè)試在SoC設(shè)計(jì)中所消耗的時(shí)間比重越來(lái)越大，常規(guī)的測(cè)試方法正 面臨著日益嚴(yán)重的測(cè)試?yán)щy。 隨著設(shè)計(jì)與測(cè)試周期縮短，將測(cè)試與設(shè)計(jì)合并起來(lái)，完成可測(cè)性設(shè)計(jì)DFT (Design forTest-ability)已成為必然趨勢(shì)。邊界掃描技術(shù)作為一種重要的可測(cè)性設(shè)計(jì)技術(shù)，它不 僅可以測(cè)試整SoC或PCB的調(diào)試功能，還可以測(cè)試各模塊之間的連接是否存在故障。1990 年，IEEE和JTAG (Joint Test Action Group)共同制定了 JTAG的邊界掃描標(biāo)準(zhǔn)，即IEEE 1149. l標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)提供了一種完整的、標(biāo)準(zhǔn)化的可測(cè)性設(shè)計(jì)方法，得到了世界上絕大多 數(shù)集成電路制造商和測(cè)試商的支持，如ARM公司的ARM7T匿I處理器、Lattice公司的LFXP2 系列的CPLD等，都支持JTAG標(biāo)準(zhǔn)的邊界掃描測(cè)試。 以CPLD為例，在CPLD芯片的外部1/0 口和內(nèi)部邏輯電路之間插入有一個(gè)移位寄 存器單元，這些分布在CPLD芯片邊界上的移位寄存器單元可以相互連結(jié)起來(lái)，在CPLD芯 片周圍形成一個(gè)邊界掃描鏈(Boundary-Scan Chain)， 一般CPLD芯片會(huì)提供多個(gè)獨(dú)立的 掃描鏈，通過(guò)外部JTAG接口設(shè)置訪問(wèn)邊界掃描寄存器，進(jìn)而可以觀察和控制被測(cè)芯片的1/ 0端，完成芯片級(jí)、板級(jí)以及系統(tǒng)級(jí)測(cè)試；CPLD具有的BSDL(boundary scan des cription language)語(yǔ)言是硬件描述語(yǔ)言(VHDL)的一個(gè)子集，是對(duì)邊界掃描器件邊界掃描特性的描 述，BSDL本身不是一種通用的硬件描述語(yǔ)言，它可以與軟件工具結(jié)合起來(lái)用于測(cè)試生成、結(jié) 果分析及故障診斷。 對(duì)于未支持JTAG標(biāo)準(zhǔn)邊界掃描的Flash芯片，目前還不具備系統(tǒng)化測(cè)試的功能， 因而在芯片測(cè)試通用性上受到了很大的局限性。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是提出一種基于CPLD的JTAG邊界掃描技術(shù)來(lái)檢測(cè)非 具有JTAG標(biāo)準(zhǔn)接口的Flash芯片的方法。 本發(fā)明的基于邊界掃描的Flash芯片檢測(cè)方法，包括如下步驟
(1)引腳連接 將被測(cè)Flash芯片的數(shù)據(jù)線、地址線、控制線三種信號(hào)線引腳分別與CPLD芯片的 任意一條掃描鏈引腳連接，被測(cè)Flash芯片的同一種信號(hào)線引腳必須與CPLD芯片的同一條 掃描鏈引腳連接，再將CPLD芯片的TDI、 TMS、 TCK、 TDO四個(gè)JTAG測(cè)試引腳與上位PC機(jī)的 并口連接； (2)信號(hào)傳輸
上位PC機(jī)通過(guò)并口對(duì)CPLD芯片發(fā)送TDI 、TCK信號(hào)，由TDI信號(hào)選擇CPLD芯片的
掃描鏈，并將TDI信號(hào)通過(guò)掃描鏈引腳送至對(duì)應(yīng)連接的被測(cè)Flash芯片的數(shù)據(jù)線、地址線或
控制線引腳； (3)引腳檢測(cè) 當(dāng)對(duì)單個(gè)引腳進(jìn)行檢測(cè)時(shí)，上位PC機(jī)通過(guò)CPLD芯片的TDI引腳輸入連續(xù)的二進(jìn)
制信號(hào)到單個(gè)被測(cè)引腳，通過(guò)示波器若能觀察到該連續(xù)信號(hào)，則被測(cè)引腳連接正常； 當(dāng)對(duì)多個(gè)引腳進(jìn)行檢測(cè)時(shí)，上位PC機(jī)通過(guò)CPLD芯片的TDI引腳輸入相應(yīng)的二進(jìn)
制信號(hào)到各個(gè)被測(cè)引腳，通過(guò)示波器若能觀察到各被測(cè)引腳有相應(yīng)恒定的高電平信號(hào)或低 電平信號(hào)，則被測(cè)引腳連接正常； (4)上位PC機(jī)通過(guò)CPLD芯片對(duì)被測(cè)Flash芯片進(jìn)行讀寫和擦除操作。 本發(fā)明是提出一種非具有JTAG接口的Flash芯片的檢測(cè)方法，該方法操作方便，
硬件成本低，測(cè)試效率高，檢測(cè)精度高，結(jié)構(gòu)簡(jiǎn)單，可行性好；利用該方法還可以方便地測(cè)試
多種控制電路，減少外部測(cè)試接口數(shù)量，采用標(biāo)準(zhǔn)的測(cè)試端口測(cè)試非標(biāo)準(zhǔn)的芯片，使得測(cè)試
機(jī)制標(biāo)準(zhǔn)化，從而提高測(cè)試效率，縮短產(chǎn)品研發(fā)周期，并節(jié)約測(cè)試成本。


圖1是本發(fā)明的方法流程圖。 圖2是本發(fā)明的應(yīng)用實(shí)例電路連接圖。 圖3是本發(fā)明的方法示意圖。 圖4是狀態(tài)機(jī)變化流程圖。 圖5是TDI信號(hào)波形圖。 圖6是TD0信號(hào)波形圖。
具體實(shí)施例方式
本發(fā)明的工作原理如下 將CPLD芯片的JTAG測(cè)試端口 TDI、 TMS、 TCK、 TDO與上位PC機(jī)的并口連接，通過(guò) 程序?qū)?duì)JTAG 口的控制指令和目標(biāo)代碼從PC機(jī)的并口寫入JTAG的BSR (Boundary Scan Register)中，BSR由BSC (Boundary Scan Cell)串聯(lián)而成。在設(shè)計(jì)PCB時(shí)，將CPLD的數(shù)據(jù) 掃描鏈、地址掃描鏈、控制掃描鏈分別與被測(cè)Flash芯片的數(shù)據(jù)線、地址線、控制線對(duì)應(yīng)連 接，因CPLD數(shù)據(jù)掃描鏈、地址掃描鏈、控制掃描鏈的引腳上都有相應(yīng)信號(hào)送到其BSC中，就 可以通過(guò)BSC對(duì)應(yīng)的引腳將信號(hào)送給被測(cè)Flash。本發(fā)明中CPLD芯片采用Lattic公司的CPLD器件LFXP2_5E_XXQ208，結(jié)合圖1和 圖3所示，本發(fā)明的方法流程如下
(1)引腳連接 將被測(cè)Flash芯片的數(shù)據(jù)線、地址線、控制線三種信號(hào)線引腳分別與CPLD芯片的 任意一條掃描鏈引腳連接，被測(cè)Flash芯片的同一種信號(hào)線引腳必須與CPLD芯片的同一條 掃描鏈引腳連接，再將CPLD芯片的TDI、 TMS、 TCK、 TDO四個(gè)JTAG測(cè)試引腳與上位PC機(jī)的 并口連接；所述掃描鏈即為邊界掃描寄存器單元BSC的鏈結(jié)；
(2)信號(hào)傳輸
上位PC機(jī)通過(guò)并口對(duì)CPLD芯片發(fā)送TDI、TCK信號(hào)，由TDI信號(hào)選擇CPLD芯片的
掃描鏈，并將TDI信號(hào)通過(guò)掃描鏈引腳送至對(duì)應(yīng)連接的被測(cè)Flash芯片的數(shù)據(jù)線、地址線或
控制線引腳； (3)引腳檢測(cè) 當(dāng)對(duì)單個(gè)引腳進(jìn)行檢測(cè)時(shí)，上位PC機(jī)通過(guò)CPLD芯片的TDI引腳輸入連續(xù)的二進(jìn)
制信號(hào)到單個(gè)被測(cè)引腳，通過(guò)示波器若能觀察到該連續(xù)信號(hào)，則被測(cè)引腳連接正常； 當(dāng)對(duì)多個(gè)引腳進(jìn)行檢測(cè)時(shí)，上位PC機(jī)通過(guò)CPLD芯片的TDI引腳輸入相應(yīng)的二進(jìn)
制信號(hào)到各個(gè)被測(cè)引腳，通過(guò)示波器若能觀察到各被測(cè)引腳有相應(yīng)恒定的高電平信號(hào)或低電平信號(hào)(TDI、TDO信號(hào))，則被測(cè)引腳連接正常；
(4)芯片讀寫 上位PC機(jī)通過(guò)CPLD芯片對(duì)被測(cè)Flash芯片進(jìn)行讀寫和擦除的操作，F(xiàn)lash芯片讀寫和擦除操作的本質(zhì)也是對(duì)Flash引腳進(jìn)行0或1的讀寫；
其中"寫"和"讀"的流程如下 寫Flash的流程為選擇CPLD的控制掃描鏈，上位PC機(jī)通過(guò)并口將TDI信號(hào)設(shè)置為"寫"信號(hào)，通過(guò)掃描鏈引腳輸入到Flash的控制線引腳中；選擇CPLD的地址掃描鏈，上位PC機(jī)通過(guò)并口將TDI信號(hào)設(shè)置為"地址"信號(hào)，通過(guò)掃描鏈引腳輸入到Flash的地址線引腳中；選擇CPLD的數(shù)據(jù)掃描鏈，上位PC機(jī)通過(guò)并口將TDI信號(hào)設(shè)置為"數(shù)據(jù)"信號(hào)，通過(guò)掃描鏈引腳輸入到Flash的數(shù)據(jù)線引腳中。 讀Flash的流程為選擇CPLD的控制掃描鏈，上位PC機(jī)通過(guò)并口將TDI信號(hào)設(shè)置為"寫"信號(hào)，通過(guò)掃描鏈引腳輸入到Flash的控制線引腳中；選擇CPLD的地址掃描鏈，上位PC機(jī)通過(guò)并口將TDI信號(hào)設(shè)置為"地址"信號(hào)，通過(guò)掃描鏈引腳輸入到Flash的地址線引腳中；選擇CPLD的控制掃描鏈，上位PC機(jī)通過(guò)并口將TDI信號(hào)設(shè)置為"讀"信號(hào)，通過(guò)掃描鏈引腳輸入到Flash的控制線引腳中；選擇CPLD的數(shù)據(jù)掃描鏈，上位PC機(jī)通過(guò)并口將TDO信號(hào)從數(shù)據(jù)掃描鏈中讀出來(lái)，并在上位機(jī)上顯示。 打印機(jī)端口 (并口 )是25針的母接口 Pinl Pin25，其中，Pinl8 Pin25都是歸地引腳GND，剩余的引腳被分成三種功能數(shù)據(jù)傳送、檢查狀態(tài)和控制。如圖2所示是本發(fā)明的應(yīng)用實(shí)例電路連接圖，圖中并口的Pin2、Pin3、Pin4、Pin10腳分別連接CPLD的四個(gè)JTAG 口 TDI、 TCK、 TMS、 TDO， CPLD中的PA1 PA16、 PB1 PB16為兩條掃描鏈，因?yàn)楸粶y(cè)Flash芯片的控制腳(WE、OE、CE)和數(shù)據(jù)腳(DO D7)的總數(shù)小于一條掃描鏈的引腳數(shù)，所以共用一條PA掃描鏈，PB掃描鏈與地址腳(AO A15)連接。 基于邊界掃描對(duì)Flash進(jìn)行讀寫操作，通過(guò)系統(tǒng)庫(kù)函數(shù)putp實(shí)現(xiàn)對(duì)并口的讀寫，保證了 TAP狀態(tài)機(jī)在TCK的上升沿采集到正確的TDI和TMS， PC機(jī)在TCK的下降沿獲得正確的TDO。下面結(jié)合圖4介紹狀態(tài)機(jī)的變化 第一步通過(guò)5個(gè)TCK時(shí)鐘周期內(nèi)對(duì)TMS連續(xù)置高電平，確定TAP控制器處于Test_Logic/Reset狀態(tài)，然后對(duì)TMS輸入01100使?fàn)顟B(tài)機(jī)跳轉(zhuǎn)到Shift-IR狀態(tài)；
第二步保證TMS處于Shift-IR狀態(tài)，對(duì)TDI輸入所需要的指令編碼，相關(guān)指令編碼可以到由器件供應(yīng)商提供的BSDL文件中查找； 第三步對(duì)TMS輸入11100使?fàn)顟B(tài)機(jī)跳轉(zhuǎn)到Shift-DR狀態(tài)，此時(shí)，TAP狀態(tài)機(jī)就把相關(guān)的數(shù)據(jù)寄存器置于TDI與TDO之間，保持該狀態(tài)就可以在TCK的下降沿通過(guò)TDO腳得到相應(yīng)寄存器中的值。 圖5是PC機(jī)發(fā)出的TDI信號(hào)，該信號(hào)通過(guò)CPLD傳送給Flash的某個(gè)數(shù)據(jù)腳，然后由CPLD輸出TDO信號(hào)，該信號(hào)如圖6所示。由圖5和圖6可以發(fā)現(xiàn)，TDO比TDI有一段延時(shí)，主要信號(hào)仍保持不變，從而間接證明該Flash芯片引腳信號(hào)傳輸是正確的。同理可以檢測(cè)Flash的其他數(shù)據(jù)線、地址線和控制線引腳。 由于CPLD電路穩(wěn)定性好，有利于對(duì)Flash芯片進(jìn)行讀寫和擦除，檢測(cè)范圍可以傳遞到任何級(jí)聯(lián)到CPLD上的芯片；上位機(jī)可以采用各種界面軟件對(duì)并口進(jìn)行操作；本發(fā)明還節(jié)省了初期單板機(jī)開發(fā)時(shí)間，以較小開銷節(jié)省了大量測(cè)試時(shí)間。
權(quán)利要求
一種基于邊界掃描的Flash芯片檢測(cè)方法，其特征在于包括如下步驟(1)引腳連接將被測(cè)Flash芯片的數(shù)據(jù)線、地址線、控制線三種信號(hào)線引腳分別與CPLD芯片的任意一條掃描鏈引腳連接，被測(cè)Flash芯片的同一種信號(hào)線引腳必須與CPLD芯片的同一條掃描鏈引腳連接，再將CPLD芯片的TDI、TMS、TCK、TDO四個(gè)JTAG測(cè)試引腳與上位PC機(jī)的并口連接；(2)信號(hào)傳輸上位PC機(jī)通過(guò)并口對(duì)CPLD芯片發(fā)送TDI、TCK信號(hào)，由TDI信號(hào)選擇CPLD芯片的掃描鏈，并將TDI信號(hào)通過(guò)掃描鏈引腳送至對(duì)應(yīng)連接的被測(cè)Flash芯片的數(shù)據(jù)線、地址線或控制線引腳；(3)引腳檢測(cè)當(dāng)對(duì)單個(gè)引腳進(jìn)行檢測(cè)時(shí)，上位PC機(jī)通過(guò)CPLD芯片的TDI引腳輸入連續(xù)的二進(jìn)制信號(hào)到單個(gè)被測(cè)引腳，通過(guò)示波器若能觀察到該連續(xù)信號(hào)，則被測(cè)引腳連接正常；當(dāng)對(duì)多個(gè)引腳進(jìn)行檢測(cè)時(shí)，上位PC機(jī)通過(guò)CPLD芯片的TDI引腳輸入相應(yīng)的二進(jìn)制信號(hào)到各個(gè)被測(cè)引腳，通過(guò)示波器若能觀察到各被測(cè)引腳有相應(yīng)恒定的高電平信號(hào)或低電平信號(hào)，則被測(cè)引腳連接正常。
2. 根據(jù)權(quán)利要求1所述的基于邊界掃描的Flash芯片檢測(cè)方法，其特征在于所述步驟(3)后還有步驟(4):上位PC機(jī)通過(guò)CPLD芯片對(duì)被測(cè)Flash芯片進(jìn)行讀寫和擦除操作。
全文摘要
本發(fā)明公開了一種基于邊界掃描的Flash芯片檢測(cè)方法，屬于芯片邊界掃描領(lǐng)域。該方法先將被測(cè)Flash芯片的數(shù)據(jù)線、地址線、控制線三種信號(hào)線引腳分別與CPLD芯片的任意一條掃描鏈引腳連接，再將上位PC機(jī)的并口與CPLD芯片的四個(gè)JTAG腳連接，上位PC機(jī)通過(guò)TDI腳發(fā)送二進(jìn)制信號(hào)給相應(yīng)被測(cè)引腳，通過(guò)示波器觀察相應(yīng)信號(hào)的波形來(lái)判斷引腳連接的正誤。本發(fā)明是利用CPLD芯片的JTAG檢測(cè)來(lái)間接檢測(cè)非具有JTAG接口的Flash芯片，操作方便，硬件及測(cè)試成本低，還可測(cè)試多種控制電路，減少外部測(cè)試接口數(shù)量。
文檔編號(hào)G01R31/3185GK101713814SQ200910264309
公開日2010年5月26日 申請(qǐng)日期2009年12月18日 優(yōu)先權(quán)日2009年12月18日
發(fā)明者豐立東, 安逸, 陳亮亮, 顧娜, 高尚 申請(qǐng)人:南京航空航天大學(xué)