專利名稱：集成電路片上系統(tǒng)中故障的測試系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路故障測試系統(tǒng)和方法，特別是一種應(yīng)用于集成電路片上系統(tǒng)(SoC System on a Chip)的故障測試系統(tǒng)和方法。
背景技術(shù)：
基于IP(Intellectual Property)復(fù)用技術(shù)，集成電路的設(shè)計規(guī)模和實現(xiàn)功能有了一個突變，由原來專用功能超大規(guī)模集成電路(VLSI Very Large Scale IntegrationCircuit)發(fā)展到目前的片上系統(tǒng)。但是，隨著集成電路片上系統(tǒng)芯片規(guī)模和設(shè)計復(fù)雜度的增加，原本不易的測試問題日益嚴(yán)峻。若無法有效地解決集成電路片上系統(tǒng)測試問題，其將成為集成電路片上系統(tǒng)發(fā)展的主要瓶頸。
基于IP復(fù)用技術(shù)設(shè)計構(gòu)建的集成電路片上系統(tǒng)，通常包含有來自不同廠商的CPU、DSP、Memory、ADC/DAC、PLL等IP核，及系統(tǒng)設(shè)計者為整合這些IP核和完成系統(tǒng)專用功能而加入的設(shè)計，并以IP核層和系統(tǒng)層等層次化結(jié)構(gòu)組成。為解決集成電路片上系統(tǒng)測試問題，目前主要是在其設(shè)計階段加入可測試性設(shè)計(DFTDesign for Testability)部分，以提高系統(tǒng)內(nèi)部各節(jié)點(diǎn)的可控性和可觀性。傳統(tǒng)DFT方法，如掃描路徑法(Full Scan，Partial Scan)、邊界掃描法(Boundary Scan)和內(nèi)建自測試法(BIST)等，都有各自較適用的電路結(jié)構(gòu)，一般只適合于對單一IP核的可測性設(shè)計。如果只使用其中一種DFT方法來完成整個集成電路片上系統(tǒng)的測試工作，顯然是不足取的。
對于以層次化形式組成的集成電路片上系統(tǒng)，應(yīng)以多種DFT方法混合使用的方法來實現(xiàn)相應(yīng)的故障測試工作，但至今尚未一個標(biāo)準(zhǔn)化的混合結(jié)構(gòu)測試方法，很多測試方法仍處于研究階段和驗證性應(yīng)用階段，其中有Fscan-Bscan、NIMA和目前IEEE正在進(jìn)行標(biāo)準(zhǔn)化的P1500標(biāo)準(zhǔn)。這些測試方法都存在IP核層中不同電路結(jié)構(gòu)特性IP核使用同一種DFT方法和各IP核核間連線故障無測試鏈路等問題，進(jìn)而導(dǎo)致集成電路片上系統(tǒng)芯片故障測試開銷和故障覆蓋率指標(biāo)難以得到有效控制和改善。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種應(yīng)用于集成電路片上系統(tǒng)的故障測試系統(tǒng)和方法。其測試系統(tǒng)的電路結(jié)構(gòu)簡單；其測試方法的測試尋訪機(jī)制簡捷，適用于各種使用IP復(fù)用技術(shù)設(shè)計構(gòu)建的集成電路片上系統(tǒng)。
為達(dá)上述目的，本發(fā)明采用下述技術(shù)方案一種集成電路片上系統(tǒng)中故障的測試系統(tǒng)，不僅能用于完成集成電路片上系統(tǒng)中各個IP(Intellectual Property)核的測試，還能用于完成IP間互連線的測試；它是為完善集成電路片上系統(tǒng)可測試而增加的電路，其特征在于其電路由IP核串行測試總線(1)、并行測試總線(2)、IP核邊緣封裝單元鏈路(3)、時鐘控制單元(4)與IP核選擇譯碼單元(5)組成；電路中串行測試總線(1)有外接掃描鏈路的輸入輸出引腳(WSI、WSO)，而片內(nèi)輸出連接內(nèi)部各個IP核的邊緣封裝單元鏈路(3)；并行測試總線(2)有一組外接測試總線信號輸入引腳(TBI)和一組外接測試總線信號輸出引腳(TBO)，而在片內(nèi)與內(nèi)部各個IP核的DFT接口連接；邊緣封裝單元鏈路(3)有一個外接封裝單元掃描使能信號輸入引腳(WSE)，而片內(nèi)輸出連接串行測試總線(1)；時鐘控制單元(4)有一個外接系統(tǒng)工作時鐘信號輸入引腳(CLK)、一個外接測試使能信號輸入引腳(TEN)、一個外接IP核測試時鐘信號輸入引腳(IPTCLK)和一個外接邊緣封裝單元鏈路測試時鐘信號輸入引腳(WCLK)，而片內(nèi)輸出連接內(nèi)部各個IP核和各個IP核周圍的邊緣封裝單元鏈路(3)；IP核選擇譯碼單元(5)有一組外接IP核選擇碼信號輸入引腳(IPSB)和一個外接測試使能信號輸入引腳(TEN)，而片內(nèi)輸出連接內(nèi)部時鐘控制單元(4)。
上述的串行測試總線由有一根輸入總線、一根輸出總線和2N個三態(tài)門組成，其中，N為集成電路片上系統(tǒng)中所含IP核的個數(shù)。每一個IP核的邊緣封裝單元鏈路均通過兩個三態(tài)門與串行測試總線相連接。
上述的并行測試總線有用來連接各個IP核內(nèi)部DFT接口部分的一組測試總線輸入信號和一組測試總線輸出信號。根據(jù)各個IP核所采用的DFT方法的不同，并行測試總線與其內(nèi)部DFT接口的連接結(jié)構(gòu)也不同對于采用內(nèi)建自測試法的IP核，并行測試總線通過六個三態(tài)門與之連接；對于采用邊緣掃描法的IP核，并行測試總線通過四個三態(tài)門與之連接；對于采用掃描法的IP核，并行測試總線通過三個三態(tài)門與之連接。
上述的邊緣封裝單元鏈路是將IP核各個輸入輸出端口上所加邊緣封裝單元的wsi和wso端口串接而成。第一個邊緣封裝單元的wsi端口連接串行測試總線的輸入總線；前一個邊緣封裝單元的wso端口連接后一個邊緣封裝單元的wsi端口；最后一個邊緣封裝單元的wso端口連接串行測試總線的輸出總線。各個IP核邊緣封裝單元鏈路中包含兩種不同連接形式的邊緣封裝單元WC1、WC2。
上述的WC1邊緣封裝單元是將邊緣封裝單元的do端口連接IP核的輸入端口。
上述的WC2邊緣封裝單元則是將邊緣封裝單元di端口連接IP核的輸出端口。
上述的邊緣封裝單元是IEEE組織提出的一個標(biāo)準(zhǔn)電路，由兩個二路選擇器和一個D觸發(fā)器組成。
上述的時鐘控制單元由一個非門和3N個二輸入與門組成，其中，N為集成電路片上系統(tǒng)中所含IP核的個數(shù)。對應(yīng)于每一個IP核和其邊緣封裝單元鏈路，其時鐘控制電路部分均由三個二輸入與門組成。
上述的IP核選擇譯碼單元根據(jù)集成電路片上系統(tǒng)中所使用IP核數(shù)目的不同采用一種可變的電路結(jié)構(gòu)。當(dāng)集成電路片上系統(tǒng)中有N個IP核時，則IP核選擇譯碼單元將會有一個測試使能信號輸入端口(TEN)、m＝log2N個IP核選擇碼信號輸入端口(m取上整數(shù))和2m個IP核選擇信號輸出端口；電路由2m個非門和2m個(1+m)輸入與門組成。
一種采用上述的測試系統(tǒng)的集成電路片上系統(tǒng)中故障的測試方法，其特征在于其測試尋訪機(jī)制部分由IP核獨(dú)立測試尋訪機(jī)制和IP核核間連線故障的測試尋訪機(jī)制組成。
上述的IP核獨(dú)立測試尋訪機(jī)制中，通過并行測試總線，并行連接不同IP核的DFT接口，其中不包含DFT的測試時鐘端口。根據(jù)IP核選擇譯碼單元產(chǎn)生的IP核選擇信號，選中相應(yīng)的IP核，并與時鐘控制單元一起作用，屏蔽其它IP核的測試時鐘，高阻其它IP核DFT接口中的輸入輸出端口，使其它IP核處于休眠狀態(tài)，進(jìn)而使被選中IP核可以在獨(dú)自使用并行測試總線和測試時鐘的情況下進(jìn)行單獨(dú)測試，其測試圖形為該IP核原來的測試圖形，無需重新生成。重復(fù)上述操作即可完成對所有IP核內(nèi)部單元的測試。
上述的對IP核獨(dú)立測試尋訪機(jī)制中，如果某IP核的DFT方法為掃描法，則除通過并行測試總線完成對應(yīng)IP核測試碼和測試響應(yīng)的輸入輸出外，還需通過串行測試總線和該IP核的邊緣封裝單元鏈路完成IP核原始輸入輸出端口相應(yīng)測試碼和測試響應(yīng)的輸入輸出。根據(jù)IP核選擇譯碼單元產(chǎn)生的IP核選擇信號，在選中某一IP核的同時，也選中相應(yīng)的邊緣封裝單元鏈路，并與時鐘控制單元一起作用，屏蔽其它IP核的測試時鐘和其它邊緣封裝單元鏈路的測試時鐘，高阻其它IP核DFT接口中的輸入輸出端口和其它邊緣封裝單元鏈路的輸入輸出端口，使其它IP核和邊緣封裝單元鏈路均處于休眠狀態(tài)，進(jìn)而使被選中IP核可進(jìn)行單獨(dú)測試的同時，其邊緣封裝單元鏈路也可以獨(dú)立使用串行測試總線和測試時鐘。通過此邊緣封裝單元鏈路可實現(xiàn)IP核原始輸入端口測試碼的輸入和IP核原始輸出端口測試響應(yīng)的輸出。
上述的IP核核間連線故障的測試尋訪機(jī)制中，每個IP核邊緣封裝單元鏈路都與串行測試總線相連。根據(jù)IP核選擇譯碼單元產(chǎn)生的IP核選擇信號，在選中某一IPi核的同時，也選中相應(yīng)的邊緣封裝單元鏈路，并與時鐘控制單元一起作用，屏蔽其它邊緣封裝單元鏈路的測試時鐘，高阻其它邊緣封裝單元鏈路的輸入輸出端口，使其它邊緣封裝單元鏈路處于休眠狀態(tài)，進(jìn)而使被選中邊緣封裝單元鏈路可以單獨(dú)使用串行測試總線和測試時鐘。此時，首先可通過串行測試總線的WSI端口對該邊緣封裝單元鏈路加入相應(yīng)的IP核核間連線故障測試碼，并將此測試碼移位至邊緣封裝單元鏈路的最后一個邊緣封裝單元；其次，選中IPi+1核的邊緣封裝單元鏈路，將IPi核邊緣封裝單元鏈路通過互連線傳送來得信號移位至串行測試總線的WSO端口；最后，對從WSO端口獲得的數(shù)據(jù)進(jìn)行分析，判斷IPi核至IPi+1核傳輸方向的連線故障情況。因為IP核核間連線上信號的傳輸方向是雙向的，對于由IPi+1核至IPi核傳輸方向的核間連線故障測試，其是一逆過程。首先，選中IPi+1核的邊緣封裝單元鏈路，通過串行測試總線的WSI端口對其加入相應(yīng)的IP核核間連線故障測試碼，并將此測試碼移位至IPi+1核所對應(yīng)的邊緣封裝單元鏈路中的最后一個邊緣封裝單元；其次，選中IPi核所對應(yīng)的邊緣封裝單元鏈路，將IPi+1核所對應(yīng)的邊緣封裝單元鏈路通過互連線傳送來得信號移位至串行測試總線的WSO端口；最后，對從WSO端口獲得數(shù)據(jù)進(jìn)行分析，判斷IPi+1核至IPi核傳輸方向的連線故障情況。這樣就完成了IPi核與IPi+1核的核間連線故障測試。重復(fù)上述過程，完成全部IP核核間連線故障的測試。
本發(fā)明與現(xiàn)有技術(shù)相比較，具有如下顯而易見的優(yōu)點(diǎn)本發(fā)明首先允許在集成電路片上系統(tǒng)的IP核層上對不同電路結(jié)構(gòu)特性的IP核有針對性地使用不同DFT方法，如對CPU/DSP等高速處理器IP核用邊界掃描法、對RAM/ROM等存儲器IP核用內(nèi)建自測試法、對一般控制/專有功能等UDL IP核用掃描法，確保在這一層次上，因DFT部分加入后對所涉及的集成電路片上系統(tǒng)面積、引腳數(shù)、功耗、速度、測試碼長度和測試時間等測試開銷最為合理、IP核測試的故障覆蓋率最高；其次，在集成電路片上系統(tǒng)的系統(tǒng)層上建立兩組可選擇測試總線，運(yùn)用靈活的測試尋訪機(jī)制，對集成電路片上系統(tǒng)中各個IP核的不同DFT接口與邊緣封裝單元鏈路進(jìn)行有效連接，從系統(tǒng)層對已深埋入系統(tǒng)的各個IP核實現(xiàn)單獨(dú)的測試，并可進(jìn)行IP核核間連線故障的測試，使整個集成電路片上系統(tǒng)的故障覆蓋率進(jìn)一步提高。本發(fā)明電路結(jié)構(gòu)簡單、測試尋訪機(jī)制簡捷，適用于各種使用IP復(fù)用技術(shù)設(shè)計構(gòu)建的集成電路片上系統(tǒng)。


圖1是本發(fā)明一個實施例的電路結(jié)構(gòu)方框圖。
圖2是圖1示例的實現(xiàn)集成電路片上系統(tǒng)中IP核故障的測試尋訪機(jī)制實施流程圖。
圖3是圖1示例的實現(xiàn)集成電路片上系統(tǒng)中IP核核間連線故障的測試尋訪機(jī)制實施流程圖。
圖4是圖1示例電路原理圖。
圖5是圖1示例中邊緣封裝單元鏈路中邊緣封裝單元的電路原理圖。
圖6是圖1示例中邊緣封裝單元的方框符號圖。
圖7是圖1示例中單個邊緣封裝單元鏈路的電路原理圖。
圖8是圖1示例中兩個相鄰邊緣封裝單元鏈路的電路原理圖。
圖9是圖1示例中IP核選擇譯碼單元的一個實施例的電路原理圖。
圖10是圖9中IP核選擇譯碼單元的一個實施例的真值表。
具體實施例方式
本發(fā)明的一個優(yōu)先實施例是參見圖1、圖2和圖3，包含有為完善集成電路片上系統(tǒng)可測試性而增加的電路和基于此電路運(yùn)行的測試尋訪機(jī)制。其電路由IP核串行測試總線1、并行測試總線2、IP(Intellectual Property)核邊緣封裝單元鏈路3、時鐘控制單元4與IP核選擇譯碼單元5組成；其測試尋訪機(jī)制由IP核獨(dú)立測試尋訪機(jī)制6和IP核核間連線故障測試尋訪機(jī)制7組成。
本電路結(jié)構(gòu)是參見圖1，串行測試總線1有外接掃描鏈路的輸入輸出引腳WSI、WSO，而片內(nèi)輸出連接各個IP核的邊緣封裝單元鏈路3；并行測試總線2有一組測試總線信號輸入引腳TBI和一組測試總線信號輸出引腳TBO，而在片內(nèi)與內(nèi)部各個IP核的DFT接口連接；邊緣封裝單元鏈路3有一個外接封裝單元掃描使能信號輸入引腳WSE，而片內(nèi)輸出連接串行測試總線1；時鐘控制單元4有一個外接系統(tǒng)工作時鐘信號輸入引腳CLK、一個外接測試使能信號輸入引腳TEN，一個外接IP核測試時鐘信號IPTCLK和一個外接邊緣封裝單元鏈路測試時鐘信號WCLK，而片內(nèi)輸出連接內(nèi)部各個IP核、各個IP核周圍的邊緣封裝單元鏈路3；IP核選擇譯碼單元5有一組外接IP核選擇碼信號輸入引腳IPSB和一個外接測試使能信號輸入引腳TEN，而片內(nèi)輸出連接時鐘控制單元4。
參見圖4，上述的串行測試總線1由一根輸入總線WSI、一根輸出總線WSO和2N個三態(tài)門組成，其中，N為集成電路片上系統(tǒng)中所含IP核的個數(shù)。每一個IP核的邊緣封裝單元鏈路3均通過兩個三態(tài)門(W1、W2)與串行測試總線相連接。參見圖4，上述的并行測試總線2有用來連接各個IP核內(nèi)部DFT接口部分的一組測試總線輸入信號TBI0、TBI1、TBI2、TBI3、TBI4和一組測試總線輸出信號TBO0、TBO1。根據(jù)各個IP核所采用的DFT方法的不同，并行測試總線2與其內(nèi)部DFT接口的連接結(jié)構(gòu)也不同對于采用內(nèi)建自測試法的IP核(例如IP1)，并行測試總線2通過六個三態(tài)門(B1、B2、B3、B4、B5、B6)與之連接；對于采用邊緣掃描法的IP核(例如IP2)，并行測試總線2通過四個三態(tài)門(T1、T2、T3、T4)與之連接；對于采用掃描法的IP核(例如IP3)，并行測試總線2通過三個三態(tài)門(S1、S2、S3)與之連接。參見圖7，上述的邊緣封裝單元鏈路3是將IP核各個輸入輸出端口上所加邊緣封裝單元WC的wsi和wso端口串接而成。第一個邊緣封裝單元的wsi端口連接串行測試總線1的輸入總線WSI；前一個邊緣封裝單元的wso端口連接后一個邊緣封裝單元的wsi端口；最后一個邊緣封裝單元的wso端口連接串行測試總線1的輸出總線WSO。各個IP核邊緣封裝單元鏈路中包含兩種不同連接形式的邊緣封裝單元(WC1、WC2)。其中，WC1的do端口連接IP核的輸入端口，而WC2的di端口連接IP核的輸出端口。參見圖8，當(dāng)兩個相鄰IP核間邊緣封裝單元鏈路相連時，WC1型邊緣封裝單元的di端連接WC2型邊緣封裝單元的do端。參見圖5，上述的邊緣封裝單元WC是IEEE組織提出的一個標(biāo)準(zhǔn)電路，由兩個多路選擇器(M1、M2)和一個D觸發(fā)器(D1)構(gòu)成。參見圖6，其為邊緣封裝單元的方框符號圖。參見圖4，上述的時鐘控制單元4由一個非門E1，3N個二輸入與門組成，其中N為集成電路片上系統(tǒng)中所含IP核的個數(shù)。對應(yīng)于每一個IP核和其邊緣封裝單元鏈路，其時鐘控制單元均由三個二輸入與門(C1、C2、C3)組成。參見圖4，上述的IP核選擇譯碼單元5根據(jù)集成電路片上系統(tǒng)中所利用的IP核數(shù)目的不同采用一種可變的電路結(jié)構(gòu)。當(dāng)集成電路片上系統(tǒng)中有N個IP核時，則IP核選擇譯碼單元將會有一個測試使能信號輸入端口TEN、m＝log2N個IP核選擇碼信號輸入端口(m取上整數(shù))和2m個IP核選擇信號輸出端口；電路由2m個非門和2m個(1+m)輸入與門組成。參見圖9，本實施例集成電路片上系統(tǒng)中有小于等于16個IP核，其電路有四個IP核選擇碼信號輸入端口IPSB0、IPSB1、IPSB2和IPSB3和一個測試使能信號輸入端口TEN，十六個IP核選擇碼信號輸出端口SIP1、SIP2、SIP3、SIP4、SIP5、SIP6、SIP7、SIP8、SIP9、SIP10、SIP11、SIP12、SIP13、SIP14、SIP15和SIP16；電路由8個非門(U1、U2、U3、U4、U5、U6、U7和U8)，十六個五輸入與門(U9、U10、U11、U12、U13、U14、U15、U16、U17、U18、U19、U20、U21、U22、U23和U24)組成。
參見圖2，上述的IP核獨(dú)立測試尋訪機(jī)制6在TEN＝1時，開始工作。此時，所有IP核的工作時鐘被屏蔽，集成電路進(jìn)入測試狀態(tài)，根據(jù)IP核選擇譯碼單元5產(chǎn)生的IP核選擇信號，選中相應(yīng)的IP核，并與時鐘控制單元4一起作用，屏蔽其它IP核的測試時鐘，高阻其它IP核DFT接口中的輸入輸出端口，使其它IP核處于休眠狀態(tài)，進(jìn)而使被選中IP核可以在獨(dú)自使用并行測試總線2和測試時鐘IPTCLK的情況下進(jìn)行單獨(dú)測試，其測試圖形為該IP核原來的測試圖形，無需重新生成。被選中IP核如果采用的DFT方法是掃描法，除通過并行測試總線2完成對應(yīng)IP核測試碼和測試響應(yīng)的輸入輸出外，還需通過串行測試總線1和該IP核的邊緣封裝單元鏈路3完成IP核原始輸入輸出端口相應(yīng)測試碼和測試響應(yīng)的輸入輸出。根據(jù)IP核選擇譯碼單元5產(chǎn)生的IP核選擇信號，在選中某一IP核的同時，也選中相應(yīng)的邊緣封裝單元鏈路，并與時鐘控制單元4一起作用，屏蔽其它IP核的測試時鐘和其它邊緣封裝單元鏈路的測試時鐘，高阻其它IP核DFT接口中的輸入輸出端口和其它邊緣封裝單元鏈路的輸入輸出端口，使其它IP核和邊緣封裝單元鏈路均處于休眠狀態(tài)，進(jìn)而使被選中IP核可進(jìn)行單獨(dú)測試的同時，其邊緣封裝單元鏈路也可以獨(dú)立使用串行測試總線1和測試時鐘WCLK。通過此邊緣封裝單元鏈路可實現(xiàn)IP核原始輸入端口測試碼的輸入和IP核原始輸出端口測試響應(yīng)的輸出。重復(fù)執(zhí)行上述測試步驟就可完成各個IP核的獨(dú)立測試。
參見圖3，上述的IP核核間連線故障的測試尋訪機(jī)制7在TEN＝1時，開始工作。每個IP核邊緣封裝單元鏈路3都與串行測試總線1相連。根據(jù)IP核選擇譯碼單元5產(chǎn)生的IP核選擇信號，在選中某一IPi核的同時，也選中相應(yīng)的邊緣封裝單元鏈路3i，并與時鐘控制單元4一起作用，屏蔽其它邊緣封裝單元鏈路的測試時鐘，高阻其它邊緣封裝單元鏈路的輸入輸出端口，使其它邊緣封裝單元鏈路處于休眠狀態(tài)，進(jìn)而使被選中邊緣封裝單元鏈路可以單獨(dú)使用串行測試總線1和測試時鐘WCLK。此時，首先可通過串行測試總線1的WSI端口對該邊緣封裝單元鏈路3i加入相應(yīng)的IP核核間連線故障測試碼，并將此測試碼移位至邊緣封裝單元鏈路3i的最后一個邊緣封裝單元；其次，選中IPi+1核的邊緣封裝單元鏈路3i+1，將IPi核邊緣封裝單元鏈路3i通過互連線傳送來得信號移位至串行測試總線1的WSO端口；最后，對從WSO端口獲得的數(shù)據(jù)進(jìn)行分析，判斷IPi核至IPi+1核傳輸方向的連線故障情況。因為IP核核間連線上信號的傳輸方向是雙向的，對由IPi+1核至IPi核傳輸方向的核間連線故障測試，其是一逆過程。首先選中IPi+1核的邊緣封裝單元鏈路3i+1，通過串行測試總線1的WSI端口對其加入相應(yīng)的IP核核間連線故障測試碼，并將此測試碼移位至邊緣封裝單元鏈路3i+1的最后一個邊緣封裝單元；其次，選中IPi核的邊緣封裝單元鏈路3i，將IPi+1核邊緣封裝單元鏈路3i+1通過互連線傳送來得信號移位至串行測試總線1的WSO端口；最后，對從WSO端口獲得的數(shù)據(jù)進(jìn)行分析，判斷IPi+1核至IPi核傳輸方向的連線故障情況。這樣就完成了IPi核與IPi+1核的連線故障測試。重復(fù)上述過程，即可完成全部IP核核間連線故障的測試。上述的IP核核間連線故障的測試碼有四種基本碼型111111......、000000......、101010......和010101......。測試碼的位數(shù)等于IP核選擇譯碼單元5所選中IP核的輸入輸出端口數(shù)。
權(quán)利要求
1.一種集成電路片上系統(tǒng)中故障的測試系統(tǒng)，不僅能用于完成集成電路片上系統(tǒng)中各個IP(Intellectual Property)核的測試，還能用于完成IP間互連線的測試；它是為完善集成電路片上系統(tǒng)可測試而增加的電路，其特征在于其電路由IP核串行測試總線(1)、并行測試總線(2)、IP核邊緣封裝單元鏈路(3)、時鐘控制單元(4)與IP核選擇譯碼單元(5)組成；電路中串行測試總線(1)有外接掃描鏈路的輸入輸出引腳(WSI、WSO)，而片內(nèi)輸出連接內(nèi)部各個IP核的邊緣封裝單元鏈路(3)；并行測試總線(2)有一組外接測試總線信號輸入引腳(TBI)和一組外接測試總線信號輸出引腳(TBO)，而在片內(nèi)與內(nèi)部各個IP核的DFT接口連接；邊緣封裝單元鏈路(3)有一個外接封裝單元掃描使能信號輸入引腳(WSE)，而片內(nèi)輸出連接串行測試總線(1)；時鐘控制單元(4)有一個外接系統(tǒng)工作時鐘信號輸入引腳(CLK)、一個外接測試使能信號輸入引腳(TEN)、一個外接IP核測試時鐘信號輸入引腳(IPTCLK)和一個外接邊緣封裝單元鏈路測試時鐘信號輸入引腳(WCLK)，而片內(nèi)輸出連接內(nèi)部各個IP核和各個IP核周圍的邊緣封裝單元鏈路(3)；IP核選擇譯碼單元(5)有一組外接IP核選擇碼信號輸入引腳(IPSB)和一個外接測試使能信號輸入引腳(TEN)，而片內(nèi)輸出連接內(nèi)部時鐘控制單元(4)。
2.根據(jù)權(quán)利要求1所述的集成電路片上系統(tǒng)中故障的測試系統(tǒng)，其特征在于所述的串行測試總線(1)由一根輸入總線WSI、一根輸出總線WSO和2N個三態(tài)門組成，其中，N為集成電路片上系統(tǒng)中所含IP核的個數(shù)；每一個IP核的邊緣封裝單元鏈路(3)均通過兩個三態(tài)門(W1、W2)與串行測試總線相連接。
3.根據(jù)權(quán)利要求1所述的集成電路片上系統(tǒng)中故障的測試系統(tǒng)，其特征在于所述的并行測試總線(2)有用來連接各個IP核內(nèi)部DFT接口部分的一組測試總線輸入信號(TBI0、TBI1、TBI2、TBI3、TBI4)和一組測試總線輸出信號(TBO0、TBO1)。根據(jù)各個IP核所采用的DFT方法的不同，并行測試總線(2)與其內(nèi)部DFT接口的連接結(jié)構(gòu)也不同對于采用內(nèi)建自測試法的IP核(例如IP1)，并行測試總線(2)通過六個三態(tài)門(B1、B2、B3、B4、B5、B6)與之連接；對于采用邊緣掃描法的IP核(例如IP2)，并行測試總線(2)通過四個三態(tài)門(T1、T2、T3、T4)與之連接；對于采用掃描法的IP核(例如IP3)，并行測試總線(2)通過三個三態(tài)門(S1、S2、S3)與之連接。
4.根據(jù)權(quán)利要求1所述的集成電路片上系統(tǒng)中故障的測試系統(tǒng)，其特征在于所述的電路中各個IP核周圍的邊緣封裝單元鏈路(3)是將IP核各個輸入輸出端口上所加邊緣封裝單元(WC)的wsi和wso端口串接而成；第一個邊緣封裝單元的wsi端口連接串行測試總線(1)的輸入總線WSI；前一個邊緣封裝單元的wso端口連接后一個邊緣封裝單元的wsi端口；最后一個邊緣封裝單元的wso端口連接串行測試總線(1)的輸出總線WSO。各個IP核邊緣封裝單元鏈路中包含兩種不同連接形式的邊緣封裝單元(WC1、WC2)；其中，WC1的do端口連接IP核的輸入端口，而WC2的di端口連接IP核的輸出端口。
5.根據(jù)權(quán)利要求4所述的集成電路片上系統(tǒng)中故障的測試系統(tǒng)，其特征在于所述的邊緣封裝單元是IEEE組織提出的一個標(biāo)準(zhǔn)電路，它由兩個二路選擇器(M1、M2)和一個D觸發(fā)器(D1)組成。
6.根據(jù)權(quán)利要求1所述的集成電路片上系統(tǒng)中故障的測試系統(tǒng)，其特征在于時鐘控制單元(4)由一個非門E1和3N個二輸入與門組成，其中，N為集成電路片上系統(tǒng)中所含IP核的個數(shù)。對應(yīng)于每一個IP核和其邊緣封裝單元鏈路，其時鐘控制電路部分均由三個二輸入與門(C1、C2、C3)組成。
7.根據(jù)權(quán)利要求1所述的集成電路片上系統(tǒng)中故障的測試系統(tǒng)，其特征在于其IP核選擇譯碼單元(5)根據(jù)集成電路片上系統(tǒng)中所使用IP核數(shù)目的不同采用一種可變的電路結(jié)構(gòu)，當(dāng)集成電路片上系統(tǒng)中有N個IP核時，則IP核選擇譯碼單元(5)將會有一個測試使能信號輸入端口(TEN)、m＝log2N個IP核選擇碼信號輸入端口(m取上整數(shù))和2m個IP核選擇信號輸出端口；電路由2m個非門和2m個(1+m)輸入與門組成；當(dāng)集成電路片上系統(tǒng)中有小于等于16個IP核時，其電路應(yīng)有四個IP核選擇碼信號輸入端口(IPSB0、IPSB1、IPSB2和IPSB3)、一個測試使能信號輸入端口(TEN)和十六個IP核選擇碼信號輸出端口(SIP1、SIP2、SIP3、SIP4、SIP5、SIP6、SIP7、SIP8、SIP9、SIP10、SIP11、SIP12、SIP13、SIP14、SIP15和SIP16)；電路由8個非門(U1、U2、U3、U4、U5、U6、U7和U8)，十六個五輸入與門(U9、U10、U11、U12、U13、U14、U15、U16、U17、U18、U19、U20、U21、U22、U23和U24)組成。
8.一種采用權(quán)利要求1所述測試系統(tǒng)的集成電路片上系統(tǒng)中故障的測試方法，其特征在于其測試尋訪機(jī)制包含IP核獨(dú)立測試尋訪機(jī)制(6)和IP核核間連線故障的測試尋訪機(jī)制(7)。
9.根據(jù)權(quán)利要求8所述的集成電路片上系統(tǒng)中故障的測試方法，其特征在于所述的IP核獨(dú)立測試尋訪機(jī)制(6)是通過并行測試總線(2)，并行連接不同IP核的DFT接口，其中不包含DFT的測試時鐘端口，根據(jù)IP核選擇譯碼單元(5)產(chǎn)生的IP核選擇信號，選中相應(yīng)的IP核，并與時鐘控制單元(4)一起作用，屏蔽其它IP核的測試時鐘，高阻其它IP核DFT接口中的輸入輸出端口，使其它IP核處于休眠狀態(tài)，進(jìn)而使被選中IP核能在獨(dú)自使用并行測試總線(2)和測試時鐘(IPTCLK)的情況下進(jìn)行單獨(dú)測試，其測試圖形為該IP核原來的測試圖形，無需重新生成；重復(fù)上述操作來完成對所有IP核內(nèi)部單元的測試。
10.根據(jù)權(quán)利要求9所述的集成電路片上系統(tǒng)中故障的測試方法，其特征在于若某IP核的DFT方法為掃描法，除通過并行測試總線(2)完成對應(yīng)IP核測試碼和測試響應(yīng)的輸入輸出外，還需通過串行測試總線(1)和該IP核的邊緣封裝單元鏈路(3)完成IP核原始輸入輸出端口相應(yīng)測試碼和測試響應(yīng)的輸入輸出；根據(jù)IP核選擇譯碼單元(5)產(chǎn)生的IP核選擇信號，在選中某一IP核的同時，也選中相應(yīng)的邊緣封裝單元鏈路，并與時鐘控制單元(4)一起作用，屏蔽其它IP核的測試時鐘和其它邊緣封裝單元鏈路的測試時鐘，高阻其它IP核DFT接口中的輸入輸出端口和其它邊緣封裝單元鏈路的輸入輸出端口，使其它IP核和邊緣封裝單元鏈路均處于休眠狀態(tài)，進(jìn)而使被選中IP核進(jìn)行單獨(dú)測試的同時，其邊緣封裝單元鏈路也獨(dú)立使用串行測試總線(1)和測試時鐘(WCLK)；通過此邊緣封裝單元鏈路實現(xiàn)IP核原始輸入端口測試碼的輸入和IP核原始輸出端口測試響應(yīng)的輸出。
11.根據(jù)權(quán)利要求8所述的集成電路片上系統(tǒng)中故障的測試方法，其特征在于所述的IP核核間連線故障的測試尋訪機(jī)制(7)是每個IP核邊緣封裝單元鏈路(3)都與串行測試總線(1)相連；根據(jù)IP核選擇譯碼單元(5)產(chǎn)生的IP核選擇信號，在選中某一IPi核的同時，也選中相應(yīng)的邊緣封裝單元鏈路(3i)，并與時鐘控制單元(4)一起作用，屏蔽其它邊緣封裝單元鏈路的測試時鐘，高阻其它邊緣封裝單元鏈路的輸入輸出端口，使其它邊緣封裝單元鏈路處于休眠狀態(tài)，進(jìn)而使被選中邊緣封裝單元鏈路能單獨(dú)使用串行測試總線(1)和測試時鐘(WCLK)；此時，首先通過串行測試總線(1)的WSI端口對該邊緣封裝單元鏈路3i加入相應(yīng)的IP核核間連線故障測試碼，并將此測試碼移位至邊緣封裝單元鏈路3i的最后一個邊緣封裝單元；其次，選中IPi+1核的邊緣封裝單元鏈路(3i+1)，將IPi核邊緣封裝單元鏈路3i通過互連線傳送來得信號移位至串行測試總線(1)的WSO端口；最后，對從WSO端口獲得的數(shù)據(jù)進(jìn)行分析，判斷IPi核至IPi+1核傳輸方向的連線故障情況；因為IP核核間連線上信號的傳輸方向是雙向的，對于由IPi +1核至IPi核傳輸方向的核間連線故障測試，其是一逆過程；首先，選中IPi+1核的邊緣封裝單元鏈路(3i+1)，通過串行測試總線(1)的WSI端口對其加入相應(yīng)的IP核核間連線故障測試碼，并將此測試碼移位至邊緣封裝單元鏈路3i+1的最后一個邊緣封裝單元；其次，選中IPi核的邊緣封裝單元鏈路(3i)，將IPi+1核邊緣封裝單元鏈路3i+1通過互連線傳送來得信號移位至串行測試總線(1)的WSO端口；最后，對從WSO端口獲得數(shù)據(jù)進(jìn)行分析，判斷IPi+1核至IPi核傳輸方向的連線故障情況，這樣就完成了IPi核與IPi+1核的核間連線故障測試；重復(fù)上述過程，完成全部IP核核間連線故障的測試。
12.根據(jù)權(quán)利要求11所述的集成電路片上系統(tǒng)中故障的測試方法，其特征在于所述的IP核核間連線故障的測試碼有四種基本碼型111111......、000000......、101010......和010101......。測試碼的位數(shù)等于IP核選擇譯碼單元(5)所選中IP核的輸入輸出端口數(shù)。
全文摘要
本發(fā)明涉及一種集成電路片上系統(tǒng)(SoC Systemon a Chip)中故障的測試系統(tǒng)和方法。它包含有為完善集成電路片上系統(tǒng)可測試性而增加的電路和基于此電路運(yùn)行的測試尋訪機(jī)制，其電路由串行測試總線、并行測試總線、IP(Intellectual Property)核邊緣封裝單元鏈路、時鐘控制單元與IP核選擇譯碼單元組成；其測試尋訪機(jī)制由IP核獨(dú)立測試尋訪機(jī)制和IP核核間連線故障的測試尋訪機(jī)制組成。本發(fā)明可利用各IP已有的可測性設(shè)計(DFT Design for Testability)方法由系統(tǒng)層完成對其單獨(dú)測試，并可進(jìn)行IP核核間連線故障測試，使集成電路片上系統(tǒng)故障覆蓋率進(jìn)一步提高。
文檔編號G01R31/00GK1734278SQ20051002624
公開日2006年2月15日 申請日期2005年5月27日 優(yōu)先權(quán)日2005年5月27日
發(fā)明者張金藝, 李嬌, 盛強(qiáng), 任小軍, 陳文威 申請人:上海大學(xué), 上海上大眾芯微電子有限公司