專利名稱：調整輸入/輸出電路的相位的方法和裝置的制作方法
技術領域：
本發(fā)明一般涉及集成電路領域，更具體地說，本發(fā)明涉及集成電路芯片之間的輸入/輸出。
背景信息目前，集成電路芯片、如中央處理器(CPU)的輸入/輸出(I/O)定時測試是采用測試器來執(zhí)行的。利用仔細校準的多通道測試器，可以測試所有引腳的I/O定時，其中測試器和芯片上鎖相環(huán)(PLL)共用同一時鐘。規(guī)范指定的I/O定時是通過練習在測試器設置期間編程的不同“最壞情況”模式獲得的。再者，測試器環(huán)境被設計為盡可能地模擬真實系統(tǒng)環(huán)境。
在測試器環(huán)境中測量I/O定時有若干缺點。為了獲得非常精確的讀數(shù)，所有測試器通道都需要極其嚴格的定時和仔細的校準，增加了測試器成本。盡管如此，還必須為所測量的定時添加保護帶以確保規(guī)范數(shù)字。這就要考慮測試器引入的選通脈沖邊緣和時鐘脈沖相位差的不確定性。為了避免無限制的缺陷，在規(guī)范數(shù)字中添加的保護帶對電路設計者和系統(tǒng)設計者提出更為嚴格的要求。
有關保護帶的另一個問題是，考慮到測試器和真實系統(tǒng)環(huán)境之間的差異，必須添加附加的保護帶，因為測試器的測量不可能等同于真實系統(tǒng)行為對I/O定時的影響。因此，電路設計人員在許多情況下要承擔源于測試器要求的額外難題。
當集成電路芯片、如CPU無法通過I/O定時測試時，該部件通常被廢棄。在許多情況中，該部件的其它所有功能性都在規(guī)范要求之內。此外，據(jù)觀察，相當一部分未通過I/O定時測試的部件是由于相對較小的差額而不合格的。
附圖簡介下面通過舉例而不限于附圖的方式對本發(fā)明進行說明。


圖1是說明根據(jù)本發(fā)明原理的相位調整電路和I/O緩沖電路的一個實施例的框圖。
圖2是說明根據(jù)本發(fā)明原理的延遲電路的一個實施例的框圖。
圖3是說明根據(jù)本發(fā)明原理的延遲鏈電路的一個實施例的示意圖。
圖4是說明根據(jù)本發(fā)明原理的延遲電路的另一個實施例的框圖。
圖5是一個實施例的時序圖，說明根據(jù)本發(fā)明原理測試的輸出信號的輸出特征的時鐘。
圖6是根據(jù)本發(fā)明原理測試的輸出信號的輸出特征的時鐘的另一個實施例的時序圖。
圖7是說明根據(jù)本發(fā)明原理測試的輸出信號的保持時間的一個圖8是說明根據(jù)本發(fā)明原理測試的輸出信號的建立時間的一個圖9是說明根據(jù)本發(fā)明原理、克服有關速度的I/O缺陷的一個圖10是說明根據(jù)本發(fā)明原理、克服輸出信號中的I/O缺陷的時序圖。
圖11是說明根據(jù)本發(fā)明原理、克服輸出信號中的有關速度的缺陷的再一個實施例的時序圖。
圖12是說明根據(jù)本發(fā)明原理、克服輸出信號中有關速度的I/O缺陷的另一個實施例的時序圖。
詳細說明本文公開了在I/O電路中使用經(jīng)校準的延遲元件的方法和裝置。在下面說明中，為了透徹地理解本發(fā)明，給出大量的特定細節(jié)。但是，對于本領域的技術人員，顯然不需要采用這些特定細節(jié)來實施本發(fā)明。另外，一些眾所周知的材料或方法將不作細節(jié)上的描述，以免妨礙對本發(fā)明的理解。
在一個示例實施例中，采用時鐘驅動器來為系統(tǒng)中的集成電路芯片之間的時鐘I/O數(shù)據(jù)傳輸生成系統(tǒng)時鐘。本系統(tǒng)中的集成電路芯片接收系統(tǒng)時鐘并為各個集成電路芯片中的時鐘I/O電路生成內部I/O時鐘。在一個實施例中，系統(tǒng)中的各集成電路芯片中至少一個包括相位調整電路，連接它以接收系統(tǒng)時鐘和生成與系統(tǒng)時鐘之間有可選相位差的內部I/O時鐘。也就是說，在本發(fā)明的一個實施例中，相位調整電路調整I/O時鐘，使之按可選擇的量與系統(tǒng)時鐘不同相。在本示例實施例中，系統(tǒng)中的其它芯片生成它們各自的I/O時鐘，這些時鐘均與系統(tǒng)時鐘同相。
在一個示例實施例中，相位調整電路利用校準的延遲元件在所生成的I/O時鐘中引入與系統(tǒng)時鐘的相位差。例如，將校準的延遲元件連接到該相位調整電路的鎖相環(huán)電路的參考時鐘輸入端，而將另一個校準的延遲元件連接到該鎖相環(huán)電路的反饋時鐘輸入端。利用連接到該鎖相環(huán)電路的參考時鐘輸入端和反饋時鐘輸入端的校準的延遲元件，可以選擇性地將相位差引入相位調整電路所生成的I/O時鐘。在一個實施例中，集成電路芯片的I/O緩沖電路還包括該I/O緩沖電路的I/O數(shù)據(jù)通道中的校準的延遲電路。在一個實施例中，校準的延遲元件被包括在I/O數(shù)據(jù)緩沖電路的輸出數(shù)據(jù)通道中。在另一個實施例中，校準的延遲元件可以被包括在I/O緩沖電路的輸入數(shù)據(jù)通道中。
在一個實施例中，采用相位調整電路來使集成電路的I/O時鐘與系統(tǒng)時鐘之間產(chǎn)生偏移。這樣，使集成電路的I/O緩沖電路以相對于系統(tǒng)中其它集成電路芯片的I/O緩沖電路按可選擇的量異相的方式定時。在一個實施例中，集成電路的I/O緩沖電路的I/O數(shù)據(jù)通道中的校準的延遲元件提供了這樣的作用，使至集成電路的輸入數(shù)據(jù)傳輸以與發(fā)自該集成電路的輸出數(shù)據(jù)傳輸異相的方式定時。
利用根據(jù)本發(fā)明原理的集成電路芯片的I/O緩沖電路中的相位調整電路和延遲電路，實現(xiàn)了對集成電路芯片的輸入和輸出數(shù)據(jù)傳輸?shù)南辔豢刂?。通過調整I/O數(shù)據(jù)傳輸?shù)南辔?，可以?zhí)行集成電路芯片的I/O定時測試。此外，集成電路芯片中調整I/O操作的定時的能力使得集成電路芯片能精細地調到滿足系統(tǒng)的定時規(guī)范要求，否則集成電路芯片無法滿足該要求。
作為圖示說明，圖1是根據(jù)本發(fā)明原理的系統(tǒng)101的一個實施例的框圖。在一個實施例中，系統(tǒng)101包括含有多個集成電路芯片103和105的主板、系統(tǒng)板等。在一個示例實施例中，集成電路芯片103是中央處理器(CPU)而集成電路芯片105是芯片組的芯片。如圖1所示，系統(tǒng)101包括時鐘驅動器107，它生成通過連接被系統(tǒng)101的集成電路芯片103和105接收的系統(tǒng)時鐘109。在圖1的示例實施例中，集成電路芯片103包括I/O緩沖電路113，而集成電路芯片105包括I/O緩沖電路115。I/O緩沖電路113和115被彼此連接來實現(xiàn)系統(tǒng)101的集成電路芯片103和105之間的I/O數(shù)據(jù)傳輸。在本示例實施例中，I/O緩沖電路115響應I/O時鐘149(即鎖相環(huán)147生成的時鐘)進行定時。在本示例實施例中，集成電路芯片105的I/O時鐘149與系統(tǒng)時鐘109同相。
在本發(fā)明的一個示例實施例中，I/O緩沖電路113響應I/O時鐘129進行定時。在本示例實施例中，I/O時鐘129是由相位調整電路111生成的。在一個實施例中，相位調整電路111可以響應相位控制信息117按可選擇的量與系統(tǒng)時鐘109異相地生成I/O時鐘129。因而，根據(jù)本發(fā)明的原理，I/O時鐘129可以與系統(tǒng)101的其它I/O時鐘異相，包括I/O時鐘149。
如圖1所示，相位調整電路111的一個實施例包括鎖相環(huán)電路123，經(jīng)連接而在鎖相環(huán)電路123的參考時鐘輸入端經(jīng)延遲電路125接收系統(tǒng)時鐘109。鎖相環(huán)電路123生成I/O時鐘129，它經(jīng)連接通過延遲電路127在鎖相環(huán)電路123的反饋時鐘輸入端被接收。
在圖示的實施例中，延遲電路125和127響應相位控制信息117控制I/O時鐘129的相位。在一個實施例中，相位控制信息117包括通過連接被延遲電路125接收的前向延遲控制信號119，以及通過連接被延遲電路127接收的反饋延遲控制信號121。
如圖中實施例所示，I/O緩沖電路113包括從輸入緩沖器137通過鎖存器131接收輸入數(shù)據(jù)143的輸入數(shù)據(jù)通道。在圖示的實施例中，I/O緩沖電路113的輸出數(shù)據(jù)通道包括輸出緩沖器135，它經(jīng)連接而通過鎖存器133接收輸出數(shù)據(jù)145。如圖所示，鎖存器131和133響應I/O時鐘129進行定時。
在一個實施例中，延遲電路139被包括在I/O緩沖電路113的I/O數(shù)據(jù)通道中。例如，在圖1所示的實施例中，延遲電路139連接于輸出數(shù)據(jù)通道的鎖存器133和輸出緩沖器135之間。在圖示的實施例中，延遲電路139響應輸出延遲控制信號141在輸出數(shù)據(jù)通道中設置延遲。在另一個實施例中，(未示出)延遲電路139可以被包括在I/O緩沖電路113的輸入數(shù)據(jù)通道中。
在圖示的實施例中，鎖相環(huán)電路147在參考時鐘輸入端接收系統(tǒng)時鐘109，與系統(tǒng)時鐘109同相地產(chǎn)生I/O時鐘149，并且I/O時鐘149在鎖相環(huán)電路147的反饋輸入端被接收。集成電路芯片105的I/O緩沖電路115包括經(jīng)連接通過鎖存器153接收輸出數(shù)據(jù)161的輸出緩沖器157。I/O緩沖電路115包括輸入緩沖器155，輸入數(shù)據(jù)159通過它而經(jīng)鎖存器151被接收。如圖所示，鎖存器151和153響應I/O時鐘149進行定時。
應當指出，緩沖電路135、137、155以及157在圖1中被表示為驅動器電路。但是應明白，根據(jù)本發(fā)明的原理，緩沖電路135、137、155和157也可以其它電路的形式實現(xiàn)，如反相器等。
圖2是說明根據(jù)本發(fā)明原理的延遲電路225的一個實施例的框圖。在一個實施例中，根據(jù)本發(fā)明的原理，可以采用圖2的延遲電路225來替代圖1的延遲電路125和/或127。再次參考圖2，延遲電路225響應輸入209和延遲的控制219產(chǎn)生經(jīng)校準的延遲的輸出229。具體來說，延遲電路225包括鎖相環(huán)電路265，在鎖相環(huán)電路265的參考時鐘輸入端接收輸入209。如圖所示，鎖相環(huán)電路265還在鎖相環(huán)電路265的反饋時鐘輸入端接收延遲的輸出229。在一個實施例中，經(jīng)阻抗匹配電路263在鎖相環(huán)電路265的參考時鐘輸入端接收輸入209。阻抗匹配電路263被利用來使鎖相環(huán)電路265的參考時鐘輸入端的輸入阻抗與鎖相環(huán)電路265的反饋時鐘輸入端的輸入阻抗匹配。
在圖2所示的實施例中，鎖相環(huán)電路265產(chǎn)生與輸入信號209同相的振蕩信號。鎖相環(huán)電路265所生成的振蕩信號經(jīng)連接被相位檢測器267的一個輸入端以及延遲鏈電路275的輸入端接收。如說明的實施例中所述，延遲鏈電路275生成多個至少[n？]的輸出279。如下面討論的，延遲鏈電路275包括一個延遲電路鏈。該鏈中的各個延遲電路的輸出是所述多個輸出279之一。在一個實施例中，延遲鏈電路275中的各個延遲電路在延遲鏈電路275的輸入端接收的振蕩信號中引入附加的Δt延遲。因此，所述多個輸出279中的第一個輸出引入Δt延遲，所述多個輸出279中的第二個輸出引入2Δt延遲...，而所述多個輸出279的第n個輸出把nΔt延遲引入延遲鏈電路275的輸入端接收的振蕩信號中。
在本發(fā)明的一個實施例中，相位檢測器267的第二輸入端經(jīng)連接而接收延遲鏈電路的所述至少n個輸出279之一的第n個輸出。在一個實施例中，該第n個輸出被校準，使得第n個輸出是按一個時鐘周期延遲的鎖相環(huán)電路265產(chǎn)生的振蕩信號。例如，如果鎖相環(huán)電路265生成的振蕩信號具有頻率f，則鎖相環(huán)電路265所生成的振蕩信號的時鐘周期則等于1/f。因此，如果例如鎖相環(huán)電路265所生成的振蕩信號等于200兆赫，則該信號的時鐘周期等于5納秒。
在圖示的實施例中，相位檢測器267的輸出由遞增/遞減計數(shù)器269接收。在一個實施例中，遞增/遞減計數(shù)器269被配置為響應相位檢測器267的輸出而進行調整。由此，當鎖相環(huán)電路265所生成的振蕩信號與經(jīng)過校準而按一個時鐘周期延遲的延遲鏈電路275的第n個輸出不同相時，遞增/遞減計數(shù)器相應地遞增或遞減。在一個實施例中，校準控制信號271由遞增/遞減計數(shù)器269輸出并經(jīng)連接被校準控制器273接收。在一個實施例中，校準控制器273生成偏置控制信號277，該信號經(jīng)連接被延遲鏈電路275的延遲電路組件接收。響應偏置控制信號277，調整延遲鏈電路275中的延遲電路元件中每一個的Δt延遲。因此，當延遲鏈電路275的第n個輸出已被校準為按鎖相環(huán)電路265生成的振蕩信號的一個時鐘周期延遲時，遞增/遞減計數(shù)器269就已經(jīng)穩(wěn)定，而校準控制信號271將控制校準控制器273來維持偏置控制信號277。因此，根據(jù)本發(fā)明的原理，延遲鏈電路275得以校準。應當理解，延遲鏈電路275提供的延遲與處理-電壓-溫度上的變化不相關。
在一個實施例中，采用延遲控制信號219來控制或選擇延遲輸出229中生成的延遲量。例如，在一個實施例中，延遲控制器281經(jīng)連接而接收延遲控制信號219并且生成用于控制選擇電路285的適當選擇信號，所述選擇電路經(jīng)連接而接收延遲鏈電路275的多個至少n個輸出279。在一個實施例中，選擇電路285為復用器型電路，用于選擇多個至少n個輸出279之一[？？？？？？？？]的延遲輸出229。在一個實施例中，利用內插器283，可以為延遲輸出229提供更高的分解度，內插器283經(jīng)連接而響應延遲控制器281從選擇電路285接收多個輸出。在一個實施例中，內插器283通過將延遲鏈電路275的Δt延遲增量分成更細微的延遲增量來產(chǎn)生延遲輸出229。在一個實施例中，內插器283所提供的內插是通過利用抽頭驅動器權重或強度的編程組合將延遲組件的輸入抽頭和輸出抽頭短接來提供的。該校準的延遲組件和內插器提供產(chǎn)生在核心相位大小內的精細延遲調整的能力。應當指出，校準的延遲的總量可以通過在時鐘生成通道中添加鎖存器來按核心相位的整數(shù)倍遞增。
圖3是說明根據(jù)本發(fā)明原理的延遲鏈電路375的一個實施例的示意圖。在一個實施例中，根據(jù)本發(fā)明的原理，圖3的延遲鏈電路375可以用來替代圖2的延遲鏈電路275。如圖3所示的實施例中所述，延遲鏈電路375包括多個至少n個延遲電路組件，圖中表示為按順序連接的389A、389B和389C。如圖所示，延遲電路組件389A接收輸入387并生成延遲的輸出379A。延遲的輸出379A經(jīng)連接被延遲電路組件389B接收，該延遲電路組件輸出延遲的輸出379B，...，等等。第n個延遲電路組件389C輸出延遲的輸出379C。應理解，在一個實施例中，延遲鏈電路375可包括多于n個的延遲電路組件。
如上所述，在一個實施例中，第n個延遲電路組件389C的延遲的輸出379C是在輸入端387接收的按一個時鐘周期t延遲的信號。在一個實施例中，延遲鏈電路375中的各個延遲電路組件389A、389B和389C引入Δt的延遲。因此，延遲電路組件389A的輸出379A被延遲1t/n，延遲電路組件389B的輸出379B引入延遲2t/n，依此類推，延遲電路組件389C的延遲的輸出379C被延遲nt/n或者t。
如圖3所示，延遲電路組件389A包括經(jīng)連接以接收輸入387的緩沖器391。應當理解，圖3所示的實施例中，緩沖器391被表示為驅動器電路。但是，緩沖器391還可以用其它類型的電路來實現(xiàn)，例如反相器電路等。如上述實施例所述，緩沖器391的輸出通過開關393A和393B連接到電容器395，而該電容器連接到地線。在一個實施例中，開關393A和393B是P溝道和N溝道晶體管，它們提供與電容器395的可變電阻連接。在一個實施例中，開關393A和393B提供的可變電阻是分別響應偏置信號VBIASP 377A和VBIASN 377B來控制的。
工作中，延遲電路組件389A可以通過減小開關393A和393B所提供的電阻來提供增大的延遲。反之，分別響應偏置控制信號VBIASP 377A和VBIASN 377B，延遲電路組件389A可以通過增大開關393A和393B所提供的電阻來提供減小的延遲。如圖3所示，延遲鏈電路375的其它電路延遲組件389B和389C的原理基本類似于延遲電路組件389A的原理。
圖4是根據(jù)本發(fā)明原理的延遲電路439的一個實施例的框圖。在一個實施例中，圖4的延遲電路439可用來替代圖1的延遲電路139。應當理解，延遲電路439的一個實施例與圖2的延遲電路225的實施例有許多相似之處。再參考圖4，延遲電路439在延遲鏈電路475的輸入端接收輸入409。延遲鏈電路475產(chǎn)生多個至少n個延遲的輸出，如479A、479B和479C所示。類似于圖2的延遲鏈電路275或圖3的延遲鏈電路375，所述多個輸出中的第n個479C按一個時鐘周期t延遲輸入409。在一個實施例中，圖3的延遲鏈電路可用來替代圖4的延遲鏈電路475。如上述實施例所述，校準控制信號471被校準控制器473接收，該控制器生成偏置控制信號477A和477B，它們經(jīng)連接被延遲鏈電路475接收。在一個實施例中，偏置控制信號477A和477B用于校準所述多個至少10個的輸出479A、479B和479C，使得第n個輸出479C按一個時鐘周期t延遲輸入409。在一個實施例中，校準控制信號471是校準控制信號271，后者是由圖2的遞增/遞減計數(shù)器269生成的。再參考圖4，延遲控制信號441被延遲控制器481接收，該延遲控制器481生成適合于選擇電路485和內插器483的控制信號。在一個實施例中，選擇電路485經(jīng)連接接收延遲鏈電路475的多個至少n個輸出479A、479B和479C。在一個實施例中，未包括內插器483，而采用選擇電路485來選擇多個至少n個輸出479A、479B或479C中適合的一個作為延遲的輸出429。在另一個實施例中，內插器483經(jīng)連接從選擇電路485接收一對輸出。在此實施例中，內插器483通過將延遲鏈電路475的輸出之間的延遲Δt劃分成更細微的延遲增量來對延遲的輸出429增加附加的分解度。
根據(jù)本發(fā)明原理用于I/O電路的相位調整電路的實施例可以運用于各種應用，包括例如集成電路芯片、如CPU的I/O定時測試，或者調整或微調集成電路芯片的I/O操作的定時，使得芯片功能處于規(guī)范要求的范圍內。為了說明，假定例如圖1的集成電路芯片103是CPU而集成電路芯片105是芯片組的芯片，系統(tǒng)101是主板，上面安裝了集成電路103和集成電路105以及時鐘驅動器107。本發(fā)明的實施例可用于測試定時參數(shù)，如輸出時間、保持時間或建立時間的最小和最大時鐘。再簡單參考圖1，輸出時間的時鐘指集成電路芯片103的I/O時鐘129的時鐘上升沿之后驅動器135的輸出處出現(xiàn)輸出數(shù)據(jù)所需的時間量。為了說明，假定集成電路芯片103是CPU而集成電路芯片105是芯片組。圖5表示的是本發(fā)明一個實施例的時序圖，其中可以根據(jù)本發(fā)明的原理來測試輸出時間的最小時鐘(TCO-MIN)。具體地說，波形529A表示CPU時鐘，而波形535A表示在緩沖電路135的輸出端出現(xiàn)的相應輸出數(shù)據(jù)周期。如圖所示，CPU時鐘529A的上升沿597A對應于CPU輸出數(shù)據(jù)波形535A的周期n-1至周期n的過渡。波形549表示芯片組時鐘。如圖所示，芯片組時鐘549的上升沿599出現(xiàn)在CPU輸出數(shù)據(jù)535A的周期n期間。圖5中表示出輸出參數(shù)TCO-MIN 502A的最小時鐘，它是芯片組時鐘549的上升沿599與CPU輸出數(shù)據(jù)533A中周期n向周期n+1過渡的時間之間的時間量。
根據(jù)本發(fā)明的原理，可以通過使CPU時鐘529A移相來測試輸出定時參數(shù)的最小時鐘。例如，波形529B表示CPU時鐘被移相而與芯片組時鐘549有Δt的相位差。在一個實施例中，通過調整前向延遲控制信號119來添加比反饋延遲控制信號121更多的延遲，使CPU時鐘529B移相或如圖所示相對于芯片組時鐘549被往回拉。在一個實施例中，反饋延遲控制信號121被配置為在此情況中不增加延遲。再參考圖5，CPU時鐘529B的時鐘上升沿597B導致新CPU輸出數(shù)據(jù)535B的周期n-1至周期n之間的相應過渡。如圖所示，芯片組時鐘549的時鐘上升沿599仍出現(xiàn)在CPU輸出數(shù)據(jù)535B的周期n內。但是，輸出定時參數(shù)新TCO-MIN 502B的最小時鐘現(xiàn)在小于原TCO-MIN 502A。在一個實施例中，根據(jù)本發(fā)明的原理，可以強使輸出定時參數(shù)的最小時鐘導致系統(tǒng)故障，以便測試CPU I/O定時通道。
圖6表示時序圖，說明根據(jù)本發(fā)明原理測試的輸出定時參數(shù)的最大時鐘。具體來說，所示CPU時鐘629A具有時鐘上升沿697A，導致CPU輸出數(shù)據(jù)635A從周期n-1至周期n的過渡。如圖所示，芯片組時鐘649的時鐘上升沿699出現(xiàn)在CPU輸出數(shù)據(jù)635A的周期n期間，因此輸出數(shù)據(jù)可以被芯片組適當?shù)劓i存。圖6中以TCO-MAX 602A表示輸出定時參數(shù)的最大時鐘，它是芯片組時鐘649的時鐘上升沿與CPU輸出數(shù)據(jù)635A上周期間的相應過渡之間的時間量。
在圖示的實施例中，通過使CPU時鐘629B移相成與芯片組時鐘649異相來測試輸出定時參數(shù)的最大時鐘。在圖示實例中，通過相對于反饋延遲控制信號121增加前向延遲控制信號119，使CPU時鐘629B相對于芯片組時鐘649被推出Δt。在一個實施例中，反饋延遲控制信號121被設置成在此情況中不增加延遲。因此，CPU時鐘629B的時鐘上升沿697B導致CPU輸出數(shù)據(jù)635B從周期n-1至周期n的過渡。因此，輸出定時參數(shù)的更新后的最大時鐘TCO-MAX602B如圖6所示。在一個實施例中，根據(jù)本發(fā)明的原理，強使TCO-MAX 602B導致系統(tǒng)故障，以便測試CPU定時通道。在一個實施例中，當芯片組時鐘649的時鐘上升沿699不出現(xiàn)在CPU輸出數(shù)據(jù)635B的周期n內時，系統(tǒng)會發(fā)生故障。
圖7是說明根據(jù)本發(fā)明原理、從芯片組發(fā)送數(shù)據(jù)到CPU的保持時間定時參數(shù)的一個實施例的時序圖。具體地說，圖7表示芯片組時鐘749的時鐘上升沿797導致從芯片組輸出數(shù)據(jù)757的周期n-1至周期n的相應過渡。如圖所示，原CPU時鐘729A的時鐘上升沿799A出現(xiàn)在芯片組輸出數(shù)據(jù)757的周期n期間。因此，數(shù)據(jù)可以被CPU適當?shù)劓i存。在圖7中，把保持時間定時參數(shù)表示為T-HOLD 702A，它是原CPU時鐘729A的時鐘上升沿799A與芯片組輸出數(shù)據(jù)757從周期n至周期n+1過渡的時間之間的時間。為了測試保持時間定時參數(shù)，通過相對于反饋延遲控制信號121增加前向延遲信號119來使CPU時鐘相對于芯片組時鐘749推出。在一個實施例中，反饋延遲控制信號121被設置為在此情況中不增加任何延遲。因此，新CPU時鐘729B表示該CPU時鐘的時鐘上升沿相對于芯片組時鐘749被推出了附加的Δt。所示的新CPU時鐘729B的時鐘上升沿799B出現(xiàn)在輸出數(shù)據(jù)757的周期n期間，由此數(shù)據(jù)可以適當?shù)貜男酒M被CPU鎖存。在圖7中，把新保持時間定時參數(shù)表示為新T-HOLD702B，它是新CPU時鐘729B的時鐘上升沿799B與芯片組輸出數(shù)據(jù)757從周期n至周期n+1的過渡之間的時間量。在一個實施例中，可以強使新T-HOLD 702B定時參數(shù)導致系統(tǒng)故障，以便測試CPU I/O定時通道。在一個實施例中，如果新CPU時鐘729B的時鐘上升沿799B未出現(xiàn)在芯片組輸出數(shù)據(jù)757的周期n內，則會發(fā)生系統(tǒng)故障。
圖8表示說明根據(jù)本發(fā)明原理測試從芯片組向CPU傳輸?shù)臄?shù)據(jù)的建立時間定時參數(shù)的時序圖。如圖所示，芯片組時鐘849的時鐘上升沿897導致芯片組輸出數(shù)據(jù)857從周期n-1至周期n的過渡。此時，前向延遲控制信號119和反饋延遲控制信號121都被設置為零。如圖8所示，原CPU時鐘829A的時鐘上升沿899A出現(xiàn)在芯片組輸出數(shù)據(jù)857的周期n期間。因此，此時不會有系統(tǒng)故障。在圖8中，分開建立定時參數(shù)表示為原T-SETUP 802A，它是芯片組輸出數(shù)據(jù)857的周期之間的過渡到該CPU時鐘的后續(xù)相應時鐘上升沿的時間量。在一個實施例中，根據(jù)本發(fā)明的原理，可以通過使CPU時鐘移相成與芯片組時鐘849異相來測試啟動時間參數(shù)。在圖8中，通過相對于前向延遲控制信號119增加反饋延遲控制信號121以使新CPU時鐘829B相對于芯片組時鐘849拉入(pull in)Δt。在一個實施例中，反饋延遲控制信號119在此情況中被設置為零。在圖8中，新建立時間定時參數(shù)被表示為新T-SETUP 802B，它是芯片組輸出數(shù)據(jù)857的周期之間的過渡到新CPU時鐘829B的后續(xù)對應時鐘上升沿899B的時間量。在一個實施例中，根據(jù)本發(fā)明的原理，可以強使新T-SETUP參數(shù)802B導致系統(tǒng)故障，以便測試CPU I/O定時通道。在一個實施例中，通過未出現(xiàn)在芯片組輸出數(shù)據(jù)857的周期n內的時鐘上升沿899B可以觸發(fā)系統(tǒng)故障。
圖9是說明集成電路芯片的時序圖，該集成電路芯片包括與I/O電路相關的相位調整電路，該I/O電路被調整為允許該集成電路芯片在I/O定時通道發(fā)生故障時在系統(tǒng)中適當?shù)毓ぷ?。例如，根?jù)本發(fā)明的原理，假定該集成電路芯片是CPU而數(shù)據(jù)在主板上的CPU和芯片組之間傳輸。例如，圖9表示原CPU時鐘929A的時鐘上升沿997A導致CPU輸出數(shù)據(jù)935A從周期n-1至周期n的相應過渡。在此實例中，前向延遲控制信號119和反饋延遲控制信號121此時設置為等于零。
在此實例中，假定安裝CPU和芯片組的系統(tǒng)中存在定時故障。因此，芯片組時鐘949與原CPU時鐘929A異相，如圖9所示。因此，芯片組時鐘949的時鐘上升沿未出現(xiàn)在原CPU輸出數(shù)據(jù)935A的周期n內。在一個實施例中，時鐘上升沿999未出現(xiàn)在原CPU輸出數(shù)據(jù)935A的周期n期間就會導致系統(tǒng)故障。本發(fā)明之前，呈現(xiàn)這種定時特性的系統(tǒng)就會因這種系統(tǒng)故障而被廢棄。
為了改善這種情況，可以根據(jù)本發(fā)明的原理調整CPU時鐘的這個相位，使得系統(tǒng)不再出現(xiàn)故障。具體地說，圖9表示新CPU時鐘929B，它的時鐘沿997B通過用前向延遲控制信號119增加Δt使它相對于芯片組時鐘949推出。在一個實施例中，反饋延遲控制信號121此時被設置為零。結果，也使導致新CPU輸出數(shù)據(jù)935B從周期n-1至周期n過渡的時鐘上升沿997B推出。因而，芯片組時鐘949的時鐘上升沿999現(xiàn)在出現(xiàn)在新CPU輸出數(shù)據(jù)935B的周期n內，由此使系統(tǒng)在I/O傳輸期間不再出現(xiàn)故障。在一個實施例中，把CPU時鐘的相位調整一個足夠小的量，使得反方向的數(shù)據(jù)通信仍處于I/O定時的容差內。因而，包括根據(jù)本發(fā)明原理具有與I/O電路相關的相位調整電路的集成電路芯片的系統(tǒng)就不必廢棄。
在另一個實例中，圖10表示CPU時鐘1029A的時鐘上升沿1097A導致CPU輸出數(shù)據(jù)1035A從周期n-1至周期n的過渡。在圖10所示實例中，芯片組時鐘1049與原CPU時鐘1029A同相，但是芯片組時鐘1049的時鐘上升沿1099未出現(xiàn)在CPU輸出數(shù)據(jù)1035A的周期n內。
在所示實施例中，將新CPU時鐘1029B的相位按Δt調整，使得通過反饋延遲控制信號121增加Δt，從而使CPU時鐘1029B相對于芯片組時鐘1049拉入Δt。在一個實施例中，前向延遲控制信號119此時被設置為零。如圖所示通過使新CPU時鐘1029B拉入Δt，新CPU輸出數(shù)據(jù)1035B也相應地拉入。結果，時鐘上升沿1099現(xiàn)在出現(xiàn)在新CPU輸出數(shù)據(jù)1035B的周期n內，由此校正前面所述的系統(tǒng)故障。在一個實施例中，將新CPU時鐘1029B移動足夠小的量Δt，使得從系統(tǒng)中其它芯片到CPU的數(shù)據(jù)通信仍在定時容差內，從而不會導致系統(tǒng)故障。
圖11是說明芯片組時鐘1149的時鐘上升沿1197導致芯片組輸出數(shù)據(jù)1157從周期n-1至周期n的過渡的時序圖。在圖11所示的實施例中，原CPU時鐘1129A與芯片組時鐘1149同相，但是因為原CPU時鐘1129A的時鐘上升沿1 199A未出現(xiàn)在芯片組輸出數(shù)據(jù)1157的周期n內，所以有系統(tǒng)故障。為了校正此系統(tǒng)故障，移動新CPU時鐘1129B以使之與芯片組時鐘1149按Δt異相。在一個實施例中，通過對前向延遲控制信號119增加Δt的延遲來移動新CPU時鐘1129B。在一個實施例中，反饋延遲控制信號121此時被設置為零。結果，新CPU時鐘1129B相對于芯片組時鐘1149推出Δt，導致新CPU時鐘1129B的時鐘上升沿1199B出現(xiàn)在芯片組輸出數(shù)據(jù)1157的周期n內。因此，根據(jù)本發(fā)明原理校正了前面所述的系統(tǒng)故障。在一個實施例中，新CPU時鐘1129B按足夠小的量Δt偏移，使得從CPU到芯片組的數(shù)據(jù)通信維持在定時容差之內，所以不出現(xiàn)系統(tǒng)故障。
圖12是說明另一種情況的時序圖，其中芯片組時鐘1249與原CPU時鐘1229A異相，同時前向延遲控制信號119和反饋延遲控制信號121均設置為零。在一個實施例中，由于系統(tǒng)的時鐘定時通道的故障，可能導致芯片組時鐘1249和原CPU時鐘1229A之間的相位差。如圖所示，芯片組時鐘1249的時鐘上升沿1297導致芯片組輸出數(shù)據(jù)1257從周期n-1至周期n的過渡。因為原CPU時鐘1229A與芯片組時鐘1249不同相，原CPU時鐘1229A的時鐘上升沿1299A未出現(xiàn)在芯片組輸出數(shù)據(jù)1257的周期n內，因而導致從芯片組到CPU的輸入數(shù)據(jù)傳輸?shù)南到y(tǒng)故障。
為了校正從芯片組輸入CPU數(shù)據(jù)時的系統(tǒng)故障，根據(jù)本發(fā)明的原理，將新CPU輸入時鐘1229B的相位按Δt 1202A調整。在一個實施例中，通過對反饋延遲控制信號121增加Δt使新CPU時鐘1229B相對于芯片組時鐘1249拉入。在一個實施例中，前向延遲控制信號119此時被設置為零。由于將新CPU時鐘1229B的相位按Δt 1202A進行相移，新CPU時鐘1229B的時鐘上升沿1229B出現(xiàn)在芯片組輸出數(shù)據(jù)1257的周期n內。因此，CPU至芯片組的輸入現(xiàn)在是可行的且不會導致前面所述的系統(tǒng)故障。
在一個實施例中，也按Δt 1202C調整來自CPU的數(shù)據(jù)輸出的相位，使得當從CPU向系統(tǒng)中的其它芯片發(fā)送數(shù)據(jù)時不會有系統(tǒng)故障。例如，可能有如下情況如用于CPU輸入的新CPU時鐘1229B所示，使CPU時鐘拉入Δt 1202A會導致CPU輸出的系統(tǒng)故障。因此，用于從CPU輸出數(shù)據(jù)的有效CPU時鐘表示成有效CPU時鐘1229C。在一個實施例中，通過對圖1所示的I/O電路113中的輸出延遲控制信號141增加Δt 1202C的延遲，從而按Δt 1202C調整有效CPU時鐘1229C的相位。在所示實施例中，根據(jù)輸出延遲控制信號141的控制，延遲電路139通過輸出緩沖器135將數(shù)據(jù)輸出延遲Δt1202C。在圖12所示的實施例中，用于CPU輸出的有效CPU時鐘1229C已經(jīng)被調整為與原CPU時鐘1229A同相。因此，根據(jù)本發(fā)明的原理，即使新CPU時鐘1229B的相位被拉后Δt 1202A，CPU數(shù)據(jù)輸出的相位也有效地不變。
在上面的詳細說明中，參考示范性實施例描述了本發(fā)明的方法和裝置。但是，顯然在不背離本發(fā)明的更廣義的范圍和精神的前提下，可以對其進行修改和變更。因此本說明僅僅是說明性的，而非限定性的。
權利要求
1.一種裝置，它包括經(jīng)連接而接收系統(tǒng)時鐘和相位控制信息的相位調整電路，所述相位調整電路用于生成與所述系統(tǒng)時鐘之間有可選擇的相位差的第一輸入/輸出(I/O)時鐘；響應所述第一I/O時鐘進行定時來鎖存所述裝置的I/O數(shù)據(jù)的I/O緩沖電路，所述I/O緩沖電路經(jīng)連接而鎖存往返于遠程裝置的遠程I/O緩沖電路的I/O數(shù)據(jù)，所述遠程I/O緩沖電路響應基本上與系統(tǒng)時鐘同相的遠程I/O時鐘進行定時。
2.如權利要求1所述的裝置，其特征在于，所述相位調整電路包括用于生成所述第一I/O時鐘的第一鎖相環(huán)電路；與所述第一鎖相環(huán)電路的參考時鐘輸入端連接的第一延遲電路，所述第一延遲電路經(jīng)連接而接收所述系統(tǒng)時鐘以及經(jīng)連接而響應所述相位控制信息使所述系統(tǒng)時鐘延遲；以及與所述第一鎖相環(huán)電路的反饋時鐘輸入端連接的第二延遲電路，所述第二延遲電路經(jīng)連接而接收所述第一I/O時鐘以及經(jīng)連接而響應所述相位控制信息使所述第一I/O時鐘延遲。
3.如權利要求2所述的裝置，其特征在于，所述相位控制信息包括經(jīng)連接而被所述第一延遲電路接收的第一延遲控制信號；以及經(jīng)連接而被所述第二延遲電路接收的第二延遲控制信號。
4.如權利要求1所述的裝置，其特征在于，所述I/O緩沖電路包括在所述I/O緩沖電路的I/O數(shù)據(jù)通道中連接的第三延遲電路，所述第三延遲電路經(jīng)連接而接收第三延遲控制信號，所述第三延遲電路經(jīng)連接而響應所述第三延遲控制信號使所述I/O緩沖電路的I/O數(shù)據(jù)延遲。
5.如權利要求4所述的裝置，其特征在于，所述I/O數(shù)據(jù)通道包括響應所述第一I/O時鐘進行定時的含有輸出緩沖器的I/O緩沖電路和輸出數(shù)據(jù)鎖存器的輸出數(shù)據(jù)通道。
6.如權利要求4所述的裝置，其特征在于，所述I/O數(shù)據(jù)通道包括響應所述第一I/O時鐘進行定時的含有輸入緩沖器的I/O緩沖電路和輸入數(shù)據(jù)鎖存器的輸入數(shù)據(jù)通道。
7.如權利要求2所述的裝置，其特征在于，所述第一和第二延遲電路中至少一個包括經(jīng)連接而在所述第二鎖相環(huán)電路的參考時鐘輸入端接收輸入時鐘信號的第二鎖相環(huán)電路，所述第二鎖相環(huán)電路生成具有周期T并且與所述輸入時鐘信號同相的振蕩信號；經(jīng)連接而從所述第二鎖相環(huán)電路接收所述振蕩信號的第一延遲鏈電路，所述第一延遲鏈電路包括至少N個輸出的鏈，所述鏈的N個輸出中的每個相繼的輸出經(jīng)連接而輸出振蕩信號，所述振蕩信號相對于所述N個輸出的鏈的相鄰上游輸出具有額外(1/N)×T的延遲；經(jīng)連接而接收所述第一延遲鏈電路的至少N個輸出的鏈的第一選擇電路，所述第一選擇電路經(jīng)連接而響應延遲控制信號來選擇所述至少N個輸出的鏈中的至少一個，其中反饋時鐘輸入端經(jīng)連接而響應所述第一延遲鏈電路的至少N個輸出的鏈中所選擇的至少一個而接收延遲的時鐘信號。
8.如權利要求7所述的裝置，其特征在于還包括內插器電路，該電路經(jīng)連接而從所述第一選擇電路接收所述第一延遲鏈電路的所述至少N個輸出中的一對，所述內插器電路經(jīng)連接而響應所述延遲控制信號以輸出所述延遲的時鐘信號。
9.如權利要求7所述的裝置，其特征在于還包括校準電路，該電路經(jīng)連接而接收所述振蕩信號，而且連接到所述第一延遲鏈電路，而且經(jīng)連接而校準所述第一延遲鏈電路。
10.如權利要求9所述的裝置，其特征在于，所述校準電路包括相位檢測器，它經(jīng)連接而從所述第二鎖相環(huán)電路接收所述振蕩信號，并且經(jīng)連接而從所述第一延遲鏈電路的至少N個輸出的鏈中的第N個輸出接收延遲的振蕩信號；遞增/遞減計數(shù)器，它連接到所述相位檢測器的輸出端；以及校準控制器，它經(jīng)連接而從所述遞增/遞減計數(shù)器接收校準控制信號，并且經(jīng)連接而生成校準偏置信息，該信息通過連接被所述第一延遲鏈電路接收。
11.如權利要求7所述的裝置，其特征在于，所述第一延遲鏈電路包括至少N個可變電阻-電容(RC)電路的鏈，它們以串聯(lián)方式連接而輸出所述第一延遲鏈電路的至少N個輸出的鏈。
12.如權利要求4所述的裝置，其特征在于，所述第三延遲電路包括經(jīng)連接而接收輸入信號的第二延遲鏈電路，所述第二延遲鏈電路包括多個輸出的鏈，所述多個輸出的鏈的每個相繼輸出經(jīng)連接而輸出延遲的輸入信號，所述延遲的輸入信號相對于所述多個輸出的鏈中的相鄰上游輸出有額外的增量延遲；經(jīng)連接而接收所述第二延遲鏈電路的多個輸出的鏈的第二選擇電路，所述第二選擇電路經(jīng)連接而響應所述第三延遲控制信號以選擇所述多個輸出的鏈中至少一個，其中延遲的輸出信號是響應所述選擇的所述第二延遲鏈電路的多個輸出的鏈中至少一個而生成的。
13.如權利要求12所述的裝置，其特征在于還包括經(jīng)連接而從所述第二選擇電路接收所述第二延遲鏈電路的多個輸出中的一對的第二內插器電路，所述第二內插器電路經(jīng)連接而響應所述第三延遲控制信號以輸出延遲的輸出信號。
14.如權利要求12所述的裝置，其特征在于還包括經(jīng)連接而響應校準控制信號校準第二延遲鏈電路的第二校準電路。
15.一種系統(tǒng)，它包括經(jīng)連接而生成系統(tǒng)時鐘的時鐘驅動器電路；包括第一輸入/輸出(I/O)緩沖電路和第一鎖相環(huán)電路的第一芯片，所述第一鎖相環(huán)電路經(jīng)連接以接收所述系統(tǒng)時鐘以及經(jīng)連接以生成第一I/O時鐘，后者經(jīng)連接而為所述第一I/O緩沖電路定時，所述第一I/O時鐘基本上與所述系統(tǒng)時鐘同相；以及包括第二I/O緩沖電路的第二芯片，所述第二I/O緩沖電路連接到所述第一I/O緩沖電路，從而在所述第一和第二芯片之間傳送I/O數(shù)據(jù)，所述第二芯片包括相位調整電路，該電路經(jīng)連接以接收所述系統(tǒng)時鐘以及經(jīng)連接以生成第二I/O時鐘，該時鐘經(jīng)連接而為所述第二I/O緩沖電路定時，所述第二I/O時鐘與所述系統(tǒng)時鐘之間有可選擇的相位差。
16.如權利要求15所述的系統(tǒng)，其特征在于，所述第二芯片還包括所述第二I/O緩沖電路的I/O數(shù)據(jù)通道中的延遲電路，所述延遲電路經(jīng)連接而接收延遲控制信號，所述延遲電路經(jīng)連接而響應所述延遲控制信號，使所述第一和第二芯片之間的I/O數(shù)據(jù)傳送延遲。
17.如權利要求16所述的系統(tǒng)，其特征在于，所述延遲電路包括校準控制器，所述校準控制器響應計數(shù)器輸出而提供基本上與處理-電壓-溫度變化無關的I/O數(shù)據(jù)傳送的延遲。
18.如權利要求15所述的系統(tǒng)，其特征在于，所述相位調整電路包括經(jīng)連接而生成第二I/O時鐘的鎖相環(huán)電路；連接到所述鎖相環(huán)電路的參考時鐘輸入端以及經(jīng)連接而接收所述系統(tǒng)時鐘的前向延遲電路，所述前向延遲電路經(jīng)連接而響應前向延遲控制信號，使參考時鐘輸入與接收所述系統(tǒng)時鐘之間產(chǎn)生延遲；以及連接到所述鎖相環(huán)電路的反饋時鐘輸入端以及經(jīng)連接而接收所述第二I/O時鐘的反饋延遲電路，所述反饋延遲電路經(jīng)連接而響應反饋延遲控制信號，使所述反饋時鐘輸入與接收所述第二I/O時鐘之間產(chǎn)生延遲。
19.如權利要求18所述的系統(tǒng)，其特征在于，所述前向和反饋延遲電路包括校準控制器，所述校準控制器響應計數(shù)器輸出而提供基本上與處理-電壓-溫度變化無關的相應時鐘信號的延遲。
20.如權利要求18所述的系統(tǒng)，其特征在于，所述前向和反饋延遲電路中至少一個包括連接到相位檢測器的輸出端的計數(shù)器，所述相位檢測器經(jīng)連接而檢測振蕩信號和延遲的振蕩信號之間的相位差，連接的延遲鏈電路所生成的延遲振蕩信號比所述振蕩信號延遲了所述振蕩信號的至少一個周期。
21.一種方法，它包括響應系統(tǒng)時鐘而生成第一輸入/輸出(I/O)時鐘，從而為第一芯片的第一I/O緩沖器定時；調整所述第一I/O時鐘的相位而使之與所述系統(tǒng)時鐘不同相；在所述第一芯片的所述第一I/O緩沖器與第二芯片的第二I/O緩沖器之間傳送I/O數(shù)據(jù)，所述第二I/O緩沖器響應基本上與所述系統(tǒng)時鐘同相的第二I/O時鐘被定時。
22.如權利要求21所述的方法，其特征在于還包括對照所述系統(tǒng)時鐘校準延遲電路。
23.如權利要求22所述的方法，其特征在于，校準所述延遲電路包括利用所述延遲電路使所述系統(tǒng)時鐘延遲至少一個時鐘周期；測量所述系統(tǒng)時鐘與延遲的系統(tǒng)時鐘之間的相位差；以及調整所述延遲電路，使得所述延遲的系統(tǒng)時鐘與所述系統(tǒng)時鐘基本上同相。
24.如權利要求21所述的方法，其特征在于還包括調整所述第一芯片的所述第一I/O緩沖器的I/O數(shù)據(jù)通道的延遲，使得通過所述第一I/O緩沖器的所述I/O數(shù)據(jù)通道的I/O數(shù)據(jù)傳輸與所述第一I/O時鐘不同相。
25.如權利要求24所述的方法，其特征在于，所述第一I/O緩沖器的所述I/O數(shù)據(jù)通道包括所述第一I/O緩沖器的輸出數(shù)據(jù)通道。
26.如權利要求24所述的方法，其特征在于，所述第一I/O緩沖器的所述I/O數(shù)據(jù)通道包括所述第一I/O緩沖器的輸入數(shù)據(jù)通道。
27.如權利要求21所述的方法，其特征在于還包括測試包含所述第一和第二芯片的系統(tǒng)中有關速度的I/O故障，具體步驟是，調整所述第一I/O時鐘的相位以使之與所述系統(tǒng)時鐘不同相，并在所述第一和第二I/O緩沖器之間傳送所述I/O數(shù)據(jù)，直到有I/O數(shù)據(jù)傳輸故障為止。
28.如權利要求21所述的方法，其特征在于還包括克服包含所述第一和第二芯片的系統(tǒng)中有關速度的I/O故障，具體步驟是，調整所述第一I/O時鐘的相位以使之與所述系統(tǒng)時鐘不同相，直到所述第一和第二芯片之間有成功的I/O數(shù)據(jù)傳輸為止。
29.一種裝置，它包括經(jīng)連接而接收系統(tǒng)時鐘和相位控制信息的相位調整裝置，所述相位調整裝置用于生成與所述系統(tǒng)時鐘之間有可選擇的相位差的第一輸入/輸出(I/O)時鐘；響應所述第一I/O時鐘而定時以鎖存所述裝置的I/O數(shù)據(jù)的I/O緩沖器裝置，所述I/O緩沖器裝置用于鎖存往返于遠程裝置的遠程I/O緩沖器裝置的I/O數(shù)據(jù)，所述遠程I/O緩沖器裝置響應基本與系統(tǒng)時鐘同相的遠程I/O時鐘而定時。
30.如權利要求29所述的裝置，其特征在于，所述相位調整裝置包括用于生成所述第一I/O時鐘的第一鎖相環(huán)裝置；與所述第一鎖相環(huán)裝置的參考時鐘輸入端連接并經(jīng)連接而接收所述系統(tǒng)時鐘的第一延遲裝置，所述第一延遲裝置用于響應所述相位控制信息而使系統(tǒng)時鐘延遲；以及與所述第一鎖相環(huán)裝置的反饋時鐘輸入端連接并且經(jīng)連接而接收第一I/O時鐘的第二延遲裝置，所述第二延遲裝置用于響應所述相位控制信息而使所述第一I/O時鐘延遲。
全文摘要
用于集成電路芯片的輸入/輸出電路的輸入/輸出時鐘相位調整電路。在一個實施例中，集成電路芯片包括經(jīng)連接以接收系統(tǒng)時鐘的相位調整電路。相位調整電路生成輸入/輸出時鐘，該時鐘經(jīng)連接被集成電路芯片的輸入/輸出電路接收，用于系統(tǒng)中的輸入/輸出數(shù)據(jù)傳輸。相位調整電路包括經(jīng)連接而通過第一延遲電路接收系統(tǒng)時鐘的鎖相環(huán)電路。該鎖相環(huán)電路所生成的輸入/輸出時鐘通過第二延遲電路在鎖相環(huán)電路的反饋時鐘輸入端被接收。第一和第二延遲電路被用于相對于系統(tǒng)時鐘控制鎖相環(huán)電路所生成的輸入/輸出時鐘的相位。在一個實施例中，集成電路的輸入/輸出電路的輸入/輸出數(shù)據(jù)通道中包含第三延遲電路。所述第三延遲電路使來自該集成電路的輸入和輸出數(shù)據(jù)傳輸能以與系統(tǒng)時鐘異相的方式定時。
文檔編號G01R31/28GK1528051SQ01813919
公開日2004年9月8日 申請日期2001年6月7日 優(yōu)先權日2000年6月26日
發(fā)明者K·王, G·泰勒, S·金, C·－Y·曹, C·林, K 王, げ 申請人:英特爾公司