一種移位寄存器的制造方法
【專利摘要】本發(fā)明提供一種移位寄存器，包括控制信號發(fā)生電路，且該控制信號發(fā)生電路包括：第一晶體管；第二晶體管，其第一端電性耦接至第一晶體管的第二端以形成一第一節(jié)點，該第一節(jié)點還電性連接至當前移位信號輸出端；第三晶體管；第四晶體管，其第一端電性耦接至第三晶體管的第二端以形成一第二節(jié)點，該第二節(jié)點還電性連接至一控制信號；第五晶體管；第六晶體管。當前移位信號輸出端與下一級的移位信號輸出端之間還包括一反饋電容。下一級移位信號的脈沖下降沿透過該反饋電容將第一節(jié)點的電位拉低至第二預設電壓與一閾值電壓的差值以下。相比于現(xiàn)有技術，本發(fā)明可使發(fā)射信號的低電位保持穩(wěn)定，降低控制像素開關的風險。
【專利說明】一種移位寄存器
【技術領域】
[0001]本發(fā)明涉及一種移位寄存器，尤其涉及一種用于主動式矩陣有機發(fā)光二極管顯示器的像素補償電路的移位寄存器。
【背景技術】
[0002]有機發(fā)光二極管(Organic Light Emitting Diode, 0LED)依驅(qū)動方式可分為被動式矩陣驅(qū)動(Passive Matrix OLED, PM0LED)和主動式矩陣驅(qū)動(Active Matrix OLED,AMOLED )兩種。對于AMOLED來說,每一像素都有一電容存儲數(shù)據(jù)，讓每一像素皆維持在發(fā)光狀態(tài)。由于AMOLED耗電量明顯小于PM0LED，加上其驅(qū)動方式適合發(fā)展大尺寸與高解析度的顯不器，使得AMOLED成為未來發(fā)展的主要方向。
[0003]移位寄存器是一種被廣泛使用的電子元件，在許多的電子產(chǎn)品中都可以見到它的蹤跡。簡單來說，一般都是將多個移位寄存器級聯(lián)在一起以組成一個移位寄存器組，并使一個電子信號從前一級的移位寄存器傳輸?shù)酱我患壍囊莆患拇嫫髦?。如此一來，通過移位寄存器組內(nèi)的信號傳遞的延遲時間，就可以使得一個電子信號在不同的時間、不同的位置上發(fā)揮正確的功效。在現(xiàn)有技術中，當AMOLED顯示器操作P型MOS (Metal OxideSemiconductor,金屬氧化物半導體)所需的發(fā)射信號時,P型驅(qū)動架構下的反相器無法在低電壓位準提供一穩(wěn)定的輸出，進而增加了控制P型MOS的風險。例如，驅(qū)動P型MOS的發(fā)射信號在理想狀態(tài)下的電壓電位為低閾值電壓Va，但實際輸出的電壓電位可能為(Va+VTH)，比上述低閾值電壓高出一個晶體管的門檻電壓，這無疑會加劇像素控制的不確定因素，進而影響顯示器的畫面品質(zhì)。
[0004]有鑒于此，如何設計一種新穎的移位寄存器或?qū)ΜF(xiàn)有的移位寄存器進行改進，以確實保證將發(fā)射信號的電壓電位達到低閾值電壓να。以降低或消除信號電位不穩(wěn)定的現(xiàn)象，是業(yè)內(nèi)相關技術人員亟待解決的一項課題。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術中的用于AMOLED的移位寄存器所存在的上述缺陷，本發(fā)明提供了一種新穎的、可降低信號電位不穩(wěn)定情形的移位寄存器。
[0006]依據(jù)本發(fā)明的一個方面，提供了一種移位寄存器，適于主動式矩陣有機發(fā)光二極管(AM0LED, Active Matrix Organic Light Emitting Diode)顯不器，該移位寄存器包括一控制信號發(fā)生電路，且所述控制信號發(fā)生電路包括:
[0007]—第一晶體管，具有控制端、第一端與第二端，所述第一晶體管的控制端接收一前級信號，所述第一晶體管的第一端電性耦接至一第一預設電壓；
[0008]一第二晶體管，具有控制端、第一端與第二端，所述第二晶體管的控制端接收一第一時鐘信號，所述第二晶體管的第一端電性耦接至所述第一晶體管的第二端從而形成一第一節(jié)點，所述第二晶體管的第二端電性耦接至一第二預設電壓，其中所述第二預設電壓小于所述第一預設電壓，所述第一節(jié)點還電性連接至當前移位信號輸出端；[0009]一第三晶體管，具有控制端、第一端與第二端，所述第三晶體管的控制端電性連接至所述第一節(jié)點，所述第三晶體管的第一端電性耦接至所述第一預設電壓；
[0010]一第四晶體管，具有控制端、第一端與第二端，所述第四晶體管的控制端接收所述前級信號，所述第四晶體管的第一端電性耦接至所述第三晶體管的第二端從而形成一第二節(jié)點，所述第四晶體管的第二端電性耦接至所述第二預設電壓，其中，所述第二節(jié)點還電性連接至一控制信號；
[0011]一第五晶體管，具有控制端、第一端與第二端，所述第五晶體管的控制端電性連接至所述第一節(jié)點，所述第五晶體管的第一端電性耦接至所述第一預設電壓，所述第五晶體管的第二端電性連接至與所述前級信號相關聯(lián)的一后級信號；以及
[0012]一第六晶體管，具有控制端、第一端與第二端，所述第六晶體管的控制端電性連接至所述第二節(jié)點，所述第六晶體管的第一端電性耦接至所述第五晶體管的第二端，所述第六晶體管的第二端接收一第二時鐘信號，所述第六晶體管的第一端與所述第二節(jié)點之間存在一第一電容，
[0013]其中所述當前移位信號輸出端與下一級的移位信號輸出端之間還包括一反饋電容，并且，下一級移位信號的脈沖下降沿透過所述反饋電容將所述第一節(jié)點的電位拉低至所述第二預設電壓與一閾值電壓的差值以下，所述閾值電壓為晶體管的門檻電壓。
[0014]在其中的一實施例中，移位寄存器還包括一驅(qū)動電路，所述驅(qū)動電路包括:一第一輸入端，電性連接至所述第二節(jié)點，用以接收所述控制信號；一第二輸入端，電性連接至所述第一節(jié)點，用以接收當前移位信號；以及一輸出端，根據(jù)所述控制信號和所述當前移位信號之間的邏輯運算，輸出一發(fā)射信號以驅(qū)動有機發(fā)光二極管。
[0015]在其中的一實施例中，該驅(qū)動電路包括:一第七晶體管，具有控制端、第一端與第二端，所述第七晶體管的控制端電性連接至所述第二節(jié)點，所述第七晶體管的第一端電性耦接至所述第一預設電壓；以及一第八晶體管，具有控制端、第一端與第二端，所述第八晶體管的控制端電性連接至所述第一節(jié)點，所述第八晶體管的第一端與所述第七晶體管的第二端均電性連接至所述驅(qū)動電路的輸出端，所述第八晶體管的第二端電性耦接至所述第二預設電壓。
[0016]在其中的一實施例中，第七晶體管和所述第八晶體管均為P型金屬氧化物半導體
晶體管。
[0017]在其中的一實施例中，當所述第二節(jié)點為高電位且所述第一節(jié)點的電位小于所述第二預設電壓與一閾值電壓的差值時，所述第七晶體管關斷，所述第八晶體管導通，所述發(fā)射信號的電位等于所述第二預設電壓。
[0018]在其中的一實施例中，當所述第二節(jié)點為低電位且所述第一節(jié)點的電位等于所述第一預設電壓時，所述第七晶體管導通，所述第八晶體管關斷，所述發(fā)射信號的電位等于所述第一預設電壓。
[0019]在其中的一實施例中，所述第二時鐘信號依次包括一第一脈沖信號、一第二脈沖信號和一第三脈沖信號，所述第一時鐘信號依次包括所述第二脈沖信號、所述第三脈沖信號和所述第一脈沖信號。
[0020]在其中的一實施例中，所述第一晶體管至所述第六晶體管均為P型金屬氧化物半導體晶體管。[0021]依據(jù)本發(fā)明的又一個方面，提供了一種移位寄存器，適于主動式矩陣有機發(fā)光二極管(AMOLED, Active Matrix Organic Light Emitting Diode)顯不器，該移位寄存器包括一控制信號發(fā)生電路，且所述控制信號發(fā)生電路包括:
[0022]一第一晶體管，具有控制端、第一端與第二端，所述第一晶體管的控制端接收一前級信號，所述第一晶體管的第一端電性耦接至一第一預設電壓；
[0023]一第二晶體管，具有控制端、第一端與第二端，所述第二晶體管的控制端接收與所述前級信號相關聯(lián)的一當前級信號，所述第二晶體管的第一端電性耦接至所述第一預設電壓，所述第二晶體管的第二端電性連接至所述第一晶體管的第二端從而形成一第一節(jié)點，所述第一節(jié)點還電性連接至當前移位信號輸出端；
[0024]一第三晶體管，具有控制端、第一端與第二端，所述第三晶體管的控制端電性連接至與所述前級信號相關聯(lián)的一后級信號，所述第三晶體管的第一端電性耦接至所述第二晶體管的第二端，所述第三晶體管的第二端電性耦接至一第二預設電壓，其中，所述第二預設電壓小于所述第一預設電壓；
[0025]一第四晶體管，具有控制端、第一端與第二端，所述第四晶體管的控制端接收所述前級信號，所述第四晶體管的第一端電性連接至一控制信號，所述第四晶體管的第二端電性耦接至所述第二預設電壓；
[0026]一第五晶體管，具有控制端、第一端與第二端，所述第五晶體管的控制端電性連接至所述第四晶體管的第一端從而形成一第二節(jié)點，所述第五晶體管的第一端電性耦接至所述第二晶體管的控制端，所述第五晶體管的第二端電性連接至一時鐘信號；
[0027]—第六晶體管，具有控制端、第一端與第二端，所述第六晶體管的控制端電性連接至所述第一節(jié)點，所述第六晶體管的第一端電性耦接至所述第一預設電壓，所述第六晶體管的第二端電性連接至所述第四晶體管的第一端；
[0028]一第七晶體管，具有控制端、第一端與第二端，所述第七晶體管的控制端電性連接至所述第一節(jié)點，所述第七晶體管的第一端電性耦接至所述第一預設電壓，所述第七晶體管的第二端電性連接至所述第五晶體管的第一端，其中，所述第七晶體管的第二端與所述第六晶體管的第二端之間還包括一第一電容；以及
[0029]一第八晶體管，具有控制端、第一端與第二端，所述第八晶體管的控制端電性連接至一反相時鐘信號，所述第八晶體管的第一端電性連接至所述第一預設電壓，所述第八晶體管的第二端電性連接至所述第五晶體管的第一端，
[0030]其中所述當前移位信號輸出端與下一級的移位信號輸出端之間還包括一反饋電容，并且，下一級移位信號的脈沖下降沿透過所述反饋電容將所述第一節(jié)點的電位拉低至所述第二預設電壓與一閾值電壓的差值以下，所述閾值電壓為晶體管的門檻電壓。
[0031 ] 在其中的一實施例中，移位寄存器還包括一驅(qū)動電路，所述驅(qū)動電路包括:一第九晶體管，具有控制端、第一端與第二端，所述第九晶體管的控制端電性連接至所述第二節(jié)點以接收所述控制信號，所述第九晶體管的第一端電性耦接至所述第一預設電壓；以及一第十晶體管，具有控制端、第一端與第二端，所述第十晶體管的控制端電性連接至所述第一節(jié)點以接收當前移位信號，所述第十晶體管的第一端與所述第九晶體管的第二端均電性連接至所述驅(qū)動電路的輸出端，所述第十晶體管的第二端電性耦接至所述第二預設電壓，其中所述驅(qū)動電路的輸出端根據(jù)所述控制信號和所述當前移位信號之間的邏輯運算輸出一發(fā)射信號以驅(qū)動有機發(fā)光二極管。
[0032]采用本發(fā)明的移位寄存器，將第二晶體管的第一端電性耦接至第一晶體管的第二 端從而形成一第一節(jié)點，該第一節(jié)點電性連接至當前移位信號輸出端，將第四晶體管的第 一端電性耦接至第三晶體管的第二端從而形成一第二節(jié)點，該第二節(jié)點電性連接至一控制 信號，并且當前移位信號輸出端與下一級的移位信號輸出端之間還設置一反饋電容。相比 于現(xiàn)有技術，本發(fā)明的移位寄存器可通過該反饋電容使得下一級移位信號的下降沿脈沖耦 合至該第一節(jié)點，從而將其電位拉低至第二預設電壓與晶體管閾值電壓間的差值以下，以 便發(fā)射信號的電壓電位確實達到第二預設電壓，因此可將發(fā)射信號的低電位保持穩(wěn)定。
【專利附圖】

【附圖說明】
[0033]讀者在參照附圖閱讀了本發(fā)明的【具體實施方式】以后，將會更清楚地了解本發(fā)明的 各個方面。其中，
[0034]圖1示出現(xiàn)有技術中的一種移位寄存器的電路結構圖；
[0035]圖2示出圖1的移位寄存器的主要信號的時序波形圖；
[0036]圖3示出依據(jù)本發(fā)明的一實施方式的移位寄存器的電路結構示意圖；
[0037]圖4示出圖3的移位寄存器的主要信號的時序波形圖；
[0038]圖5示出圖3的移位寄存器在下一級移位信號的下降沿脈沖時，各開關管的導通 與關斷狀態(tài)圖；以及
[0039]圖6示出依據(jù)本發(fā)明另一實施方式的移位寄存器的電路結構示意圖。
【具體實施方式】
[0040]為了使本申請所揭示的技術內(nèi)容更加詳盡與完備，可參照附圖以及本發(fā)明的下述 各種具體實施例，附圖中相同的標記代表相同或相似的組件。然而，本領域的普通技術人員 應當理解，下文中所提供的實施例并非用來限制本發(fā)明所涵蓋的范圍。此外，附圖僅僅用于 示意性地加以說明，并未依照其原尺寸進行繪制。
[0041]下面參照附圖，對本發(fā)明各個方面的【具體實施方式】作進一步的詳細描述。
[0042]圖1不出現(xiàn)有技術中的一種移位寄存器的電路結構圖，圖2不出圖1的移位寄存 器的主要信號的時序波形圖。
[0043]參照圖1和圖2，現(xiàn)有的移位寄存器透過輸入信號(N-l)、CK和XCK可得到輸出信 號N。其中，N-1表不一前級信號，CK表不一時鐘信號，XCK表不一反相時鐘信號。本領域 的技術人員應當理解，當以P型金屬氧化物半導體晶體管為例時，晶體管的控制端為柵極， 晶體管的第一端可以對應于源極(或漏極)，晶體管的第二端可以對應于漏極(或源極)。
[0044]第一晶體管Tl的控制端接收一前級信號(N-1)。第一晶體管Tl的第一端耦接至 第一預設電壓VGH。第一晶體管Tl的第二端連接至第四晶體管T4的第一端以及第五晶體 管T5的控制端。第二晶體管T2的控制端接收上述前級信號(N-1)。第二晶體管T2的第一 端電性耦接至第三晶體管T3的控制端以及第五晶體管T5的第二端。
[0045]第三晶體管T3的第一端電性耦接至第六晶體管T6的第二端，第三晶體管T3的第 二端電性連接至一時鐘信號CK。第三晶體管T3的控制端電性連接至第二晶體管T2的第一 端和第五晶體管T5的第二端。第四晶體管T4的控制端接收一反相時鐘信號XCK。第四晶體管T4的第一端電性耦接至第一晶體管Tl的第二端，并且第四晶體管T4的第一端、第一 晶體管Tl的第二端、第五晶體管T5的控制端、第六晶體管T6的控制端均電性連接至當前 移位信號輸出端Q。第四晶體管T4的第二端電性耦接至第二預設電壓VGL。例如，第一預 設電壓VGH對應于高電壓電位，第二預設電壓VGL對應于低電壓電位。
[0046]第五晶體管T5的控制端電性連接至第一晶體管Tl的第二端以及第四晶體管T4 的第一端。第五晶體管T5的第二端電性連接至第二晶體管T2的第一端。并且，第五晶體 管T5的第二端、第二晶體管T2的第一端、第三晶體管T3的控制端均電性連接至控制信號 輸出端BT。第六晶體管T6的控制端也電性連接至第一晶體管Tl的第二端。第六晶體管 T6的第一端電性耦接至第一預設電壓VGH。第六晶體管T6的第二端電性連接至第三晶體 管T3的第一端。此外，第六晶體管T6的第二端與第五晶體管T5的第二端之間包括一電容 Cl。第一晶體管Tl的第二端與第二預設電壓VGL之間包括一電容C2。
[0047]結合圖1和圖2，前級信號(N-1)在第一脈沖信號CLKl和第二脈沖信號CLK2持續(xù) 高電平且第三脈沖信號CLK3為負脈沖時，控制信號輸出端BT的電壓電位呈現(xiàn)階梯型下降。 之后，第一脈沖信號CLKl為負脈沖且第二脈沖信號CLK2和第三脈沖信號CLK3持續(xù)高電平 時，控制信號輸出端BT的電壓電位進一步下降。然而，當AMOLED顯示器操作P型MOS所需 的發(fā)射信號時，P型驅(qū)動架構下的反相器無法在低電壓位準提供一穩(wěn)定的輸出，進而增加了 控制P型MOS的風險。例如，驅(qū)動P型MOS的發(fā)射信號在理想狀態(tài)下的電壓電位為低閾值 電壓Va，但實際輸出的電壓電位可能為(Va+VTH)，比上述低閾值電壓高出一個晶體管的門 檻電壓，這無疑會加劇像素控制的不確定因素，進而影響顯示器的畫面品質(zhì)。
[0048]為了有效地改善或消除上述缺陷，圖3示出依據(jù)本發(fā)明的一實施方式的移位寄存 器的電路結構示意圖，圖4示出圖3的移位寄存器的主要信號的時序波形圖。
[0049]參照圖3，本發(fā)明的移位寄存器包括一控制信號發(fā)生電路10。該控制信號發(fā)生電 路10包括六個晶體管(即，晶體管Tl?T6)和兩個電容(S卩，電容Cl和Cf)。例如，第一晶 體管Tl至第六晶體管T6為P型金屬氧化物半導體晶體管。當然，在其他實施例中，第一晶 體管Tl至第六晶體管T6也可為N型MOS晶體管。
[0050]類似地，第一晶體管Tl的控制端接收一前級信號(N-1)。第一晶體管Tl的第一端 電性耦接至一第一預設電壓VGH。第二晶體管T2的控制端接收一第一時鐘信號XCK。第二 晶體管T2的第一端電性耦接至第一晶體管Tl的第二端從而形成一第一節(jié)點P1。第二晶體 管T2的第二端電性耦接至一第二預設電壓VGL。其中，第二預設電壓VGL小于第一預設電 壓VGH。第一節(jié)點Pl還電性連接至當前移位信號輸出端Q。
[0051]第三晶體管T3的控制端電性連接至第一節(jié)點Pl。第三晶體管T3的第一端電性耦 接至第一預設電壓VGH。第四晶體管T4的控制端接收上述前級信號(N-1)。第四晶體管T4 的第一端電性耦接至第三晶體管T3的第二端從而形成一第二節(jié)點P2。第四晶體管T4的第 二端電性耦接至第二預設電壓VGL。第二節(jié)點P2還電性連接至一控制信號輸出端BT。
[0052]第五晶體管T5的控制端電性連接至第一節(jié)點P1。第五晶體管T5的第一端電性耦 接至第一預設電壓VGH。第五晶體管T5的第二端電性連接至與前級信號(N-1)相關聯(lián)的一 后級信號N。第六晶體管T6的控制端電性連接至第二節(jié)點P2。第六晶體管T6的第一端電 性耦接至第五晶體管T5的第二端。第六晶體管T6的第二端接收一第二時鐘信號CK。第六 晶體管T6的第一端與第二節(jié)點P2之間存在一第一電容Cl。[0053]需要特別指出的是，相對于現(xiàn)有技術，在本發(fā)明的移位寄存器的電路架構中，當前 移位信號輸出端Q與下一級的移位信號輸出端(Q+1)之間還包括一反饋電容Cf。下一級 移位信號(Q+1)的脈沖下降沿透過反饋電容Cf將第一節(jié)點Pl的電位拉低至第二預設電壓 VGL與一閾值電壓Vth (如，晶體管的門檻電壓)的差值以下，從而使驅(qū)動電路20所輸出的 發(fā)射信號EM的電壓電位確實能夠達到第二預設電壓VGL，即，使得發(fā)射信號的低電位保持 穩(wěn)定，避免增加像素開關的控制風險。
[0054]在一具體實施例中，第二時鐘信號CK依次包括一第一脈沖信號CLKl、一第二脈沖 信號CLK2和一第三脈沖信號CLK3。第一時鐘信號XCK依次包括第二脈沖信號CLK2、第三 脈沖信號CLK3和第一脈沖信號CLKl。如圖4所不，前級信號(N-1)在第一脈沖信號CLKl 和第二脈沖信號CLK2持續(xù)高電平且第三脈沖信號CLK3為負脈沖時，控制信號輸出端BT的 電壓電位呈現(xiàn)階梯型下降，如圖2所示。之后，第一脈沖信號CLKl為負脈沖且第二脈沖信 號CLK2和第三脈沖信號CLK3持續(xù)高電平時，控制信號輸出端BT的電壓電位進一步下降， 此時當前移位信號輸出端Q的電壓繼續(xù)維持在高電壓電位VGH。接著，第二脈沖信號CLK2 為負脈沖且第一脈沖信號CLKl和第三脈沖信號CLK3持續(xù)高電平時，控制信號輸出端BT的 電壓電位階梯性抬升，而當前移位信號輸出端Q的電壓從高電壓電位VGH以階梯方式下降 至VGL+|Vth|。由于當前移位信號輸出端Q與下一級的移位信號輸出端(Q+1)之間包括反 饋電容Cf，當?shù)谌}沖信號CLK3為負脈沖且第二脈沖信號CLK2和第一脈沖信號CLKl持 續(xù)高電平時，下一級移位信號(Q+1)的脈沖下降沿透過反饋電容Cf的耦合作用將第一節(jié)點 Pl的電位拉低至第二預設電壓VGL與一閾值電壓Vth的差值以下，亦即，第一節(jié)點Pl此時 的電壓值小于。
[0055]在一具體實施例中，該移位寄存器還包括一驅(qū)動電路20。該驅(qū)動電路20包括一 第一輸入端、一第二輸入端和一輸出端。其中，第一輸入端電性連接至第二節(jié)點P2,用以接 收控制信號BT。第二輸入端電性連接至第一節(jié)點P1，用以接收當前移位信號Q。輸出端根 據(jù)控制信號BT和當前移位信號Q之間的邏輯運算，輸出一發(fā)射信號EM以驅(qū)動有機發(fā)光二 極管(0LED)。圖3也示意性地繪制了驅(qū)動電路20的一種電路實現(xiàn)架構。具體地，該驅(qū)動電 路20包括第七晶體管17和第八晶體管T8。第七晶體管17的控制端電性連接至第二節(jié)點 P2 (即控制信號端BT)，第七晶體管17的第一端電性耦接至第一預設電壓VGH。第八晶體 管T8的控制端電性連接至第一節(jié)點Pl (即當前移位信號端Q)，第八晶體管T8的第一端與 第七晶體管17的第二端均電性連接至驅(qū)動電路20的輸出端，第八晶體管T8的第二端電性 耦接至第二預設電壓VGL。
[0056]在實際操作時，當?shù)诙?jié)點P2為高電位且第一節(jié)點Pl的電位小于第二預設電壓 VGL與一閾值電壓Vth的差值時，第七晶體管T7關斷，第八晶體管T8導通，發(fā)射信號EM的 電位等于第二預設電壓VGL。當?shù)诙?jié)點P2為低電位且第一節(jié)點Pl的電位等于第一預設 電壓VGH時，第七晶體管17導通，第八晶體管T8關斷，發(fā)射信號EM的電位等于第一預設電 壓 VGH。
[0057]圖5示出圖3的移位寄存器在下一級移位信號的下降沿脈沖時，各開關管的導通 與關斷狀態(tài)圖。
[0058]參照圖5和圖4，若前級信號(N-1)為高電壓電位，則晶體管Tl和T4均處于關斷 狀態(tài)。此時，由于時鐘信號CK和XCK也為高電壓電位，則晶體管T2和T6也處于關斷狀態(tài)。此外，下一級移位信號(Q+1)為脈沖下降沿時，由于反饋電容Cf的耦合作用，第一節(jié)點Pl為 低電平電位，則晶體管T3和T5處于導通狀態(tài)。
[0059]圖6示出依據(jù)本發(fā)明另一實施方式的移位寄存器的電路結構示意圖。參照圖6，該 移位寄存器包括一控制信號發(fā)生電路30。該控制信號發(fā)生電路30包括八個晶體管(即，晶 體管Tl?T8)和兩個電容(S卩，電容Cl和Cf)。例如，第一晶體管Tl至第八晶體管T8為P 型金屬氧化物半導體晶體管。當然，在其他實施例中，第一晶體管Tl至第八晶體管T8也可 為N型MOS晶體管。
[0060]具體地，第一晶體管Tl的控制端接收一前級信號(N-1)。第一晶體管Tl的第一端 電性耦接至第一預設電壓VGH。第二晶體管T2的控制端接收與前級信號(N-1)相關聯(lián)的一 當前級信號N。第二晶體管T2的第一端電性耦接至第一預設電壓VGH。第二晶體管T2的 第二端電性連接至第一晶體管Tl的第二端從而形成一第一節(jié)點P1，該節(jié)點Pl還電性連接 至當前移位信號輸出端Q。
[0061]第三晶體管T3的控制端電性連接至與前級信號(N-1)相關聯(lián)的一后級信號 (N+1)。第三晶體管T3的第一端電性耦接至第二晶體管T2的第二端，第三晶體管T3的第 二端電性耦接至一第二預設電壓VGL。第四晶體管T4的控制端接收前級信號(N-1)，第四 晶體管T4的第一端電性連接至一第二節(jié)點P2，第四晶體管T4的第二端電性耦接至第二預 設電壓VGL。
[0062]第五晶體管T5的控制端電性連接至第四晶體管T4的第一端從而形成一第二節(jié)點 P2，第五晶體管T5的第一端電性耦接至第二晶體管T2的控制端，第五晶體管T5的第二端 電性連接至一時鐘信號CK。第六晶體管T6的控制端電性連接至第一節(jié)點P1，第六晶體管 T6的第一端電性耦接至第一預設電壓VGH，第六晶體管T6的第二端電性連接至第四晶體管 T4的第一端。
[0063]第七晶體管T7的控制端電性連接至第一節(jié)點Pl，第七晶體管T7的第一端電性耦 接至第一預設電壓VGH，第七晶體管17的第二端電性連接至第五晶體管T5的第一端。第七 晶體管T7的第二端與第六晶體管T6的第二端之間還包括一第一電容Cl。第八晶體管T8 的控制端電性連接至一反相時鐘信號XCK，第八晶體管T8的第一端電性連接至第一預設電 壓VGH，第八晶體管T8的第二端電性連接至第五晶體管T5的第一端。
[0064]類似于圖3，在該實施方式中，移位寄存器的當前移位信號輸出端Q與下一級的移 位信號輸出端(Q+1)之間還包括一反饋電容Cf，并且下一級移位信號的脈沖下降沿透過反 饋電容Cf將第一節(jié)點Pl的電位拉低至第二預設電壓VGL與一閾值電壓Vth的差值以下， 從而使驅(qū)動電路所輸出的發(fā)射信號EM的電壓電位確實能夠達到第二預設電壓VGL，S卩，使 得發(fā)射信號的低電位保持穩(wěn)定，避免增加像素開關的控制風險。由于驅(qū)動電路的架構與圖 3的驅(qū)動電路20相同，此處不再贅述。
[0065]采用本發(fā)明的移位寄存器，將第二晶體管的第一端電性耦接至第一晶體管的第二 端從而形成一第一節(jié)點，該第一節(jié)點電性連接至當前移位信號輸出端，將第四晶體管的第 一端電性耦接至第三晶體管的第二端從而形成一第二節(jié)點，該第二節(jié)點電性連接至一控制 信號，并且當前移位信號輸出端與下一級的移位信號輸出端之間還設置一反饋電容。相比 于現(xiàn)有技術，本發(fā)明的移位寄存器可通過該反饋電容使得下一級移位信號的下降沿脈沖耦 合至該第一節(jié)點，從而將其電位拉低至第二預設電壓與晶體管閾值電壓間的差值以下，以便發(fā)射信號的電壓電位確實達到第二預設電壓，因此可將發(fā)射信號的低電位保持穩(wěn)定。 [0066] 上文中，參照附圖描述了本發(fā)明的【具體實施方式】。但是，本領域中的普通技術人員 能夠理解，在不偏離本發(fā)明的精神和范圍的情況下，還可以對本發(fā)明的【具體實施方式】作各 種變更和替換。這些變更和替換都落在本發(fā)明權利要求書所限定的范圍內(nèi)。
【權利要求】
1.一種移位寄存器，適于主動式矩陣有機發(fā)光二極管顯示器，其特征在于，所述移位寄存器包括一控制信號發(fā)生電路，且所述控制信號發(fā)生電路包括: 一第一晶體管，具有控制端、第一端與第二端，所述第一晶體管的控制端接收一前級信號，所述第一晶體管的第一端電性耦接至一第一預設電壓； 一第二晶體管，具有控制端、第一端與第二端，所述第二晶體管的控制端接收一第一時鐘信號，所述第二晶體管的第一端電性耦接至所述第一晶體管的第二端從而形成一第一節(jié)點，所述第二晶體管的第二端電性耦接至一第二預設電壓，其中所述第二預設電壓小于所述第一預設電壓，所述第一節(jié)點還電性連接至當前移位信號輸出端； 一第三晶體管，具有控制端、第一端與第二端，所述第三晶體管的控制端電性連接至所述第一節(jié)點，所述第三晶體管的第一端電性耦接至所述第一預設電壓； 一第四晶體管，具有控制端、第一端與第二端，所述第四晶體管的控制端接收所述前級信號，所述第四晶體管的第一端電性耦接至所述第三晶體管的第二端從而形成一第二節(jié)點，所述第四晶體管的第二端電性耦接至所述第二預設電壓，其中，所述第二節(jié)點還電性連接至一控制信號； 一第五晶體管，具有控制端、第一端與第二端，所述第五晶體管的控制端電性連接至所述第一節(jié)點，所述第五晶體管的第一端電性耦接至所述第一預設電壓，所述第五晶體管的第二端電性連接至與所述前級信號相關聯(lián)的一后級信號；以及 一第六晶體管，具有控制端、第一端與第二端，所述第六晶體管的控制端電性連接至所述第二節(jié)點，所述第六晶體管的第一端電性耦接至所述第五晶體管的第二端，所述第六晶體管的第二端接收一第二時鐘信號，所述第六晶體管的第一端與所述第二節(jié)點之間存在一第一電容， 其中，所述當前移位信號輸出端與下一級的移位信號輸出端之間還包括一反饋電容，并且，下一級移位信號的脈`沖下降沿透過所述反饋電容將所述第一節(jié)點的電位拉低至所述第二預設電壓與一閾值電壓的差值以下，所述閾值電壓為晶體管的門檻電壓。
2.根據(jù)權利要求1所述的移位寄存器，其特征在于，所述移位寄存器還包括一驅(qū)動電路，所述驅(qū)動電路包括: 一第一輸入端，電性連接至所述第二節(jié)點，用以接收所述控制信號； 一第二輸入端，電性連接至所述第一節(jié)點，用以接收當前移位信號；以及一輸出端，根據(jù)所述控制信號和所述當前移位信號之間的邏輯運算，輸出一發(fā)射信號以驅(qū)動有機發(fā)光二極管。
3.根據(jù)權利要求2所述的移位寄存器，其特征在于，該驅(qū)動電路包括: 一第七晶體管，具有控制端、第一端與第二端，所述第七晶體管的控制端電性連接至所述第二節(jié)點，所述第七晶體管的第一端電性耦接至所述第一預設電壓； 一第八晶體管，具有控制端、第一端與第二端，所述第八晶體管的控制端電性連接至所述第一節(jié)點，所述第八晶體管的第一端與所述第七晶體管的第二端均電性連接至所述驅(qū)動電路的輸出端，所述第八晶體管的第二端電性耦接至所述第二預設電壓。
4.根據(jù)權利要求3所述的移位寄存器，其特征在于，所述第七晶體管和所述第八晶體管均為P型金屬氧化物半導體晶體管。
5.根據(jù)權利要求4所述的移位寄存器，其特征在于，當所述第二節(jié)點為高電位且所述第一節(jié)點的電位小于所述第二預設電壓與一閾值電壓的差值時，所述第七晶體管關斷，所述第八晶體管導通，所述發(fā)射信號的電位等于所述第二預設電壓。
6.根據(jù)權利要求4所述的移位寄存器，其特征在于，當所述第二節(jié)點為低電位且所述第一節(jié)點的電位等于所述第一預設電壓時，所述第七晶體管導通，所述第八晶體管關斷，所述發(fā)射信號的電位等于所述第一預設電壓。
7.根據(jù)權利要求1所述的移位寄存器，其特征在于，所述第二時鐘信號依次包括一第一脈沖信號、一第二脈沖信號和一第三脈沖信號，所述第一時鐘信號依次包括所述第二脈沖信號、所述第三脈沖信號和所述第一脈沖信號。
8.根據(jù)權利要求1所述的移位寄存器，其特征在于，所述第一晶體管至所述第六晶體管均為P型金屬氧化物半導體晶體管。
9.一種移位寄存器，適于主動式矩陣有機發(fā)光二極管顯示器，其特征在于，所述移位寄存器包括一控制信號發(fā)生電路，且所述控制信號發(fā)生電路包括: 一第一晶體管，具有控制端、第一端與第二端，所述第一晶體管的控制端接收一前級信號，所述第一晶體管的第一端電性耦接至一第一預設電壓； 一第二晶體管，具有控制端、第一端與第二端，所述第二晶體管的控制端接收與所述前級信號相關聯(lián)的一當前級信號，所述第二晶體管的第一端電性耦接至所述第一預設電壓，所述第二晶體管的第二端電性連接至所述第一晶體管的第二端從而形成一第一節(jié)點，所述第一節(jié)點還電性連接至當前移位信號輸出端； 一第三晶體管，具有控制端、第一端與第二端，所述第三晶體管的控制端電性連接至與所述前級信號相關聯(lián)的一后級信號，所述第三晶體管的第一端電性耦接至所述第二晶體管的第二端，所述第三晶體管的第二端電性耦接至一第二預設電壓，其中，所述第二預設電壓小于所述第一預設電壓； 一第四晶體管，具有控制端、第一端與第二端，所述第四晶體管的控制端接收所述前級信號，所述第四晶體管的第一端電性連接至一控制信號，所述第四晶體管的第二端電性耦接至所述第二預設電壓； 一第五晶體管，具有控制端、第一端與第二端，所述第五晶體管的控制端電性連接至所述第四晶體管的第一端從而形成一第二節(jié)點，所述第五晶體管的第一端電性耦接至所述第二晶體管的控制端，所述第五晶體管的第二端電性連接至一時鐘信號； 一第六晶體管，具有控制端、第一端與第二端，所述第六晶體管的控制端電性連接至所述第一節(jié)點，所述第六晶體管的第一端電性耦接至所述第一預設電壓，所述第六晶體管的第二端電性連接至所述第四晶體管的第一端； 一第七晶體管，具有控制端、第一端與第二端，所述第七晶體管的控制端電性連接至所述第一節(jié)點，所述第七晶體管的第一端電性耦接至所述第一預設電壓，所述第七晶體管的第二端電性連接至所述第五晶體管的第一端，其中，所述第七晶體管的第二端與所述第六晶體管的第二端之間還包括一第一電容；以及 一第八晶體管，具有控制端、第一端與第二端，所述第八晶體管的控制端電性連接至一反相時鐘信號，所述第八晶體管的第一端電性連接至所述第一預設電壓，所述第八晶體管的第二端電性連接至所述第五晶體管的第一端， 其中，所述當前移位信號輸出端與下一級的移位信號輸出端之間還包括一反饋電容，并且，下一級移位信號的脈沖下降沿透過所述反饋電容將所述第一節(jié)點的電位拉低至所述第二預設電壓與一閾值電壓的差值以下，所述閾值電壓為晶體管的門檻電壓。
10.根據(jù)權利要求9所述的移位寄存器，其特征在于，所述移位寄存器還包括一驅(qū)動電路，所述驅(qū)動電路包括: 一第九晶體管，具有控制端、第一端與第二端，所述第九晶體管的控制端電性連接至所述第二節(jié)點以接收所述控制信號，所述第九晶體管的第一端電性耦接至所述第一預設電壓；以及 一第十晶體管，具有控制端、第一端與第二端，所述第十晶體管的控制端電性連接至所述第一節(jié)點以接收當前移位信號，所述第十晶體管的第一端與所述第九晶體管的第二端均電性連接至所述驅(qū)動電路的輸出端，所述第十晶體管的第二端電性耦接至所述第二預設電壓， 其中所述驅(qū)動電路的輸出端根據(jù)所述控制信號和所述當前移位信號之間的邏輯運算輸出一發(fā)射信號以驅(qū)動有機發(fā)光二`極管。
【文檔編號】G09G3/32GK103559913SQ201310566513
【公開日】2014年2月5日 申請日期:2013年11月14日 優(yōu)先權日:2013年11月14日
【發(fā)明者】鄭士嵩 申請人:友達光電股份有限公司