專利名稱：柵極驅(qū)動電路、陣列基板和顯示裝置的制作方法
技術(shù)領(lǐng)域：
柵極驅(qū)動電路、陣列基板和顯示裝置技術(shù)領(lǐng)域[0001]本實用新型涉及顯示領(lǐng)域，尤其涉及一種柵極驅(qū)動電路、陣列基板和顯示裝置。
背景技術(shù)：
[0002]陣列基板行驅(qū)動(Gate Driver on Array, GOA)技術(shù)，是直接將柵極驅(qū)動電路 (Gate driver ICs)集成在陣列基板上,來代替外接驅(qū)動芯片的一種工藝技術(shù)。該技術(shù)的應(yīng) 用不僅可減少生產(chǎn)工藝程序，降低產(chǎn)品成本，提高集成度，而且可以做到面板兩邊對稱的美 觀設(shè)計，同時也省去了柵極電路(Gate IC)的綁定(Bonding)區(qū)域以及扇出(Fan-out)布 線空間，從而可實現(xiàn)窄邊框的設(shè)計，提高產(chǎn)能和良品率。[0003]圖1為針對顯示裝置的雙邊奇偶交錯驅(qū)動的GOA示意圖,包括左右兩組級聯(lián)的移 位寄存器，圖2為移位寄存器工作的控制時序信號，圖3為移位寄存器的電路設(shè)計，其中的 下拉控制信號可以接直流，也可以接交流。左、右側(cè)電路的工作原理相同，以圖1左邊的(奇 數(shù)行)電路為例，上一奇數(shù)行的輸出接入當前奇數(shù)行移位寄存器的輸入(INPUT)端，下一奇 數(shù)行的輸出接入當前奇數(shù)行移位寄存器的復位(RESET)端?；竟ぷ髟頌?INPUT端信 號為高時，第一晶體管Ml開啟對節(jié)點充電，當時鐘控制信號(對于第一行、第五行、第九 行...為第一時鐘控制信號CLK1，對于第三行、第七行、第十一行...為第三時鐘控制信號 CLK3)為高時，第三晶體管M3導通OUTPUT端輸出高電平的脈沖，同時電容Cl的柵壓自舉 (Bootstrapping)作用將PU節(jié)點的電壓進一步拉高；之后RESET端為高電位，將第二晶體 管M2和第四晶體管M4打開，使I3U節(jié)點和OUTPUT端放電；然后通過下拉控制信號來控制H) 節(jié)點的充電，對I3U節(jié)點和OUTPUT端進行放電，保證了在該行非工作時間內(nèi)將噪聲(Noise) 拉低。[0004]當下拉控制信號選擇直流信號時，ro節(jié)點可以一直充電，保證了 I3U節(jié)點和output 節(jié)點的噪聲一旦出現(xiàn)可以立刻被拉低。但是同時帶來的問題是，ro節(jié)點控制的下拉單元中 的薄膜晶體管(TFT)，處于幾乎100%占空比(Duty Cycle)的工作狀態(tài)，TFT的壽命大大降 低，嚴重影響GOA電路的長期可信賴性和穩(wěn)定性；當下拉控制信號選擇交流(一般為時鐘控 制信號)時，可有效提高下拉單元中TFT的壽命，但是由于H)節(jié)點是由交流信號控制的，存 在電平為低的狀態(tài)，這時因ro節(jié)點為低，PU節(jié)點和output端出現(xiàn)噪聲時不能及時被拉低， 容易發(fā)生顯示異常，尤其是高溫時輸出的噪聲更高。實用新型內(nèi)容[0005]本實用新型所要解決的技術(shù)問題在于提供一種柵極驅(qū)動電路、陣列基板和顯示裝 置，可保證出現(xiàn)噪聲時及時拉低，從而提升顯示裝置的畫面品質(zhì)以及可靠性。[0006]一方面，本發(fā)明提供一種柵極驅(qū)動電路，包括多個級聯(lián)的移位寄存器，[0007]所述移位寄存器的輸出端還與兩個薄膜晶體管相連，其中，兩個所述薄膜晶體管 的源極均與所述移位寄存器的輸出端相連，其漏極均與低壓信號線VSS相連，其柵極分別 連接到不同的控制線，以保證在所述移動寄存器的輸出低電平的時間內(nèi)至少有一個所述薄膜晶體管導通。[0008]具體地，除第一個移位寄存器和最后一個移位寄存器外，其余每個移位寄存器的 輸出端均和與其相鄰下一個移位寄存器的輸入端以及與其相鄰的上一個移位寄存器的復 位信號輸入端連接，第一個移位寄存器的輸出端與第二個移位寄存器的輸入端連接，最后 一個移位寄存器的輸出端和與其相鄰的上一個移位寄存器的復位信號輸入端以及自身的 復位信號輸入端連接；[0009]第一個移位寄存器的輸入端輸入巾貞起始信號；[0010]第奇數(shù)個移位寄存器的第一時鐘信號輸入端輸入第一時鐘信號，第二時鐘信號輸 入端輸入第二時鐘信號，第偶數(shù)個移位寄存器的第一時鐘信號輸入端輸入第二時鐘信號， 第二時鐘信號輸入端輸入第一時鐘信號；[0011]每個移位寄存器的低電壓信號輸入端輸入低電壓信號。[0012]優(yōu)選地，所述級聯(lián)的移位寄存器，分為兩組，其中，[0013]第一組級聯(lián)的移位寄存器，其中的每一級移位寄存器與一奇數(shù)行柵線相連，[0014]第二組級聯(lián)的移位寄存器，其中的每一級移位寄存器與一偶數(shù)行柵線相連；[0015]所述控制線包括[0016]分別與第一組中相鄰兩級的移位寄存器相連的第一控制線和第三控制線，[0017]分別與第二組中相鄰兩級的移位寄存器相連的第二控制線和第四控制線；[0018]每一組的每一級移位寄存器的輸出端還與兩個薄膜晶體管相連，其中，兩個所述 薄膜晶體管的源極均與所述移位寄存器的輸出端相連，漏極均與低壓信號線VSS相連，當 所述移位寄存器歸屬于第一組時，兩個所述薄膜晶體管的柵極分別連接所述第二控制線和 第四控制線，當所述移位寄存器歸屬于第二組時，兩個所述薄膜晶體管的柵極分別連接所 述第一控制線和第三控制線。[0019]可選地，每一級移位寄存器的輸出端，通過與所述移位寄存器相連的柵線，與所述 兩個薄膜晶體管相連；[0020]所述柵線的一端與所述移位寄存器的輸出端相連，另一端與所述兩個薄膜晶體管 相連。[0021]可選地，所述兩個薄膜晶體管均為金屬氧化物半導體場效應(yīng)管。[0022]另一方面，本發(fā)明還提供一種陣列基板，設(shè)置有所述的任一柵極驅(qū)動電路。[0023]可選地，所述第一組級聯(lián)的移位寄存器和第二組級聯(lián)的移位寄存器分別位于所述 陣列基板上相對兩側(cè)的邊緣。[0024]優(yōu)選地，與所述第一組中的任一移位寄存器相連的所述兩個薄膜晶體管，位于所 述陣列基板上與所述第一組級聯(lián)的移位寄存器相對的另一側(cè)的邊緣，且，[0025]與所述第二組中的任一移位寄存器相連的所述兩個薄膜晶體管，位于所述陣列基 板上與所述第二組級聯(lián)的移位寄存器相對的另一側(cè)的邊緣。[0026]進一步優(yōu)選地，每一組的每一級移位寄存器的輸出端，通過與所述移位寄存器相 連的柵線，與位于相對側(cè)的所述兩個薄膜晶體管相連。[0027]本發(fā)明還提供一種顯示裝置，設(shè)置有所述的任一陣列基板。[0028]本實用新型提供的柵極驅(qū)動電路、陣列基板和顯示裝置，每個移位寄存器的輸出 端增加兩個薄膜晶體管，這兩個薄膜晶體管的源極均與移位寄存器的輸出端相連，漏極均與低壓信號線VSS相連，柵極分別與不同的控制線相連以輸入時鐘控制信號，使移位寄存器輸出端，除輸出高電平之外的時段，均通過其中一個薄膜晶體管與低壓信號線VSS相導通，保證了輸出端出現(xiàn)噪聲時會及時拉低，從而提升顯示裝置的畫面品質(zhì)以及可靠性。
[0029]圖1為現(xiàn)有技術(shù)中雙邊交錯驅(qū)動電路的結(jié)構(gòu)示意圖；[0030]圖2為現(xiàn)有技術(shù)中雙邊交錯驅(qū)動電路的時序信號圖；[0031]圖3為現(xiàn)有技術(shù)中移位寄存器的結(jié)構(gòu)示意圖；[0032]圖4為本實用新型實施例中柵極驅(qū)動電路的結(jié)構(gòu)示意圖一；[0033]圖5為本實用新型實施例中柵極驅(qū)動電路的結(jié)構(gòu)示意圖二 ；[0034]圖6為本實用新型實施例中陣列基板的結(jié)構(gòu)示意圖；[0035]圖7A和圖7B為本實用新型的實施例二中四條時鐘信號線的信號時序圖的兩種情況；[0036]圖8為另一移位寄存器的結(jié)構(gòu)不意圖。[0037]附圖標記說明[0038]10-第一組級聯(lián)的移位寄存器，20-第二組級聯(lián)的移位寄存器，[0039]11-移位寄存器，Cl-第一控制線，C2-第二控制線，C3-第三控制線，C4-第四控制線。
具體實施方式
[0041]本實用新型實施例提供一種柵極驅(qū)動電路、陣列基板和顯示裝置，可保證出現(xiàn)噪聲時及時拉低，從而提升顯示裝置的畫面品質(zhì)以及可靠性。[0042]
以下結(jié)合附圖對本實用新型實施例進行詳細描述。此處所描述的具體實施方式
僅僅用以解釋本實用新型，并不用于限定本實用新型。[0043]實施例一[0044]本發(fā)明實施例提供一種柵極驅(qū)動電路，如圖4所示，該電路包括多個級聯(lián)的移位寄存器11，移位寄存器11的輸出端與兩個薄膜晶體管M1，M2相連，其中，兩個薄膜晶體管M1， M2的源極均與移位寄存器11的輸出端相連，其漏極均與低壓信號線VSS相連，其柵極分別連接到不同的控制線，以保證在移動寄存器11的輸出低電平的時間內(nèi)至少有一個薄膜晶體管導通。[0045]其中，每一行柵線與一個移位寄存器11相連，按柵線行號的順序依次將移位寄存器11命名為SRl SRn，其中η不為零的自然數(shù)。所述移位寄存器上下級聯(lián)，除第一個移位寄存器和最后一個移位寄存器外，其余每個移位寄存器的輸出端均和與其相鄰下一個移位寄存器的輸入端以及與其相鄰的上一個移位寄存器的復位信號輸入端連接，第一個移位寄存器的輸出端與第二個移位寄存器的輸入端連接，最后一個移位寄存器的輸出端和與其相鄰的上一個移位寄存器的復位信號輸入端以及自身的復位信號輸入端連接；第一個移位寄存器SRl的信號輸入端輸入幀起始信號STV ;第奇數(shù)個移位寄存器的第一時鐘信號輸入端輸入第一時鐘信號CLK1，第二時鐘信號輸入端輸入第二時鐘信號CLK2，第偶數(shù)個移位寄存器的第一時鐘信號輸入端輸入第二時鐘信號CLK2,第二時鐘信號輸入端輸入第一時鐘信號CLKl ;每個移位寄存器的低電壓信號輸入端輸入低電壓信號VSS (圖中未標出)。[0046]兩個薄膜晶體管M1, M2的柵極分別連接到不同的控制線，輸入兩個互補的控制信 號(圖4所示的第一控制信號和第二控制信號)，以保證在移動寄存器11的輸出低電平的 時間內(nèi)至少有一個薄膜晶體管導通。一種具體實施方式
中，M1;M2的柵極通過控制線分別輸 入相位彼此相反的兩個控制信號。[0047]本實施例中包括兩條時鐘信號線和兩條控制線，分別輸出的信號CLK1、第一控制 信號、CLK2、第二控制信號，其中第一控制信號較CLKl有1/2的脈沖寬度滯后，第二控制信 號較CLK2有1/2脈沖寬度的滯后，CLKl與CLK2輸出的脈沖信號的相位相反，第一控制信 號與第二控制信號輸出的脈沖信號的相位相反，或者CLK1，第一控制信號，CLK2，第二控制 信號在一個脈沖周期內(nèi)依次輸出。[0048]優(yōu)選的，CLK1,第一控制信號，CLK2,第二控制信號在一個脈沖周期內(nèi)依次輸出高 電平。[0049]本發(fā)明實施例中的移位寄存器可為圖3所示的移位寄存器，但具體采用哪種移位 寄存器并不影響本發(fā)明的具體實施效果，因此本實施例對此并不加以限定。[0050]本發(fā)明實施例在每個移位寄存器的輸出端增加兩個薄膜晶體管，使移位寄存器除 輸出高電平之外的時段，均通過其中一個薄膜晶體管與低壓信號線VSS相導通，保證了輸 出端出現(xiàn)噪聲時會及時拉低，從而提升顯示裝置的畫面品質(zhì)以及可靠性。[0051]優(yōu)選地，每一級移位寄存器11的輸出端，通過與該移位寄存器11相連的柵線，與 兩個薄膜晶體管M1, M2相連，即柵線的一端與移位寄存器的輸出端相連，另一端與兩個薄膜 晶體管相連，除可保證出現(xiàn)噪聲時及時拉低外，還可改善柵極懸空導致的漏電以及顯示不 良，從而提升顯示裝置的畫面品質(zhì)以及可靠性。[0052]本發(fā)明實施例還提供一種陣列基板及顯示裝置，設(shè)置有所述的任一柵極驅(qū)動電 路。[0053]本發(fā)明實施例提供的陣列基板及顯示裝置，因設(shè)置有所述柵極驅(qū)動電路，在出現(xiàn) 噪聲時可及時拉低，同時還可改善柵極懸空導致的漏電以及顯示不良，因此顯示裝置的畫 面品質(zhì)以及工作時的可靠性得以提升。[0054]實施例二[0055]本發(fā)明實施例提供一種柵極驅(qū)動電路，如圖5所示，該電路包括[0056]第一組級聯(lián)的移位寄存器(以下簡稱第一組)10，其中的每一級移位寄存器11與 一奇數(shù)行柵線相連；[0057]第二組級聯(lián)的移位寄存器(以下簡稱第二組)20，其中的每一級移位寄存器11與 一偶數(shù)行柵線相連；[0058]第一控制線Cl和第二控制線C2，分別與第一組10中相鄰兩級的移位寄存器11相 連；第三控制線C3和第四控制線C4，分別與第二組20中相鄰兩級的移位寄存器11相連；[0059]每一組的每一級移位寄存器11的輸出端還與并聯(lián)的兩個薄膜晶體管Mp M2相連， 其中，兩個薄膜晶體管W、M2的源極均與低壓信號線VSS相連，漏極均與移位寄存器11的 輸出端相連，當移位寄存器11歸屬于第一組10時，與該移位寄存器11相連的兩個薄膜晶 體管Mp M2的柵極分別連接第二控制線C2和第四控制線C4，當移位寄存器11歸屬于第二 組20時，與該移位寄存器11相連的兩個薄膜晶體管Ml、M2的柵極分別連接第一控制線CI和第三控制線C3。[0060]其中，每一行柵線與一個移位寄存器11相連，按柵線行號的順序依次將移位寄存器11命名為SRl SRn，其中η不為零的自然數(shù)。例如，移位寄存器SRn與第η行柵線相連，驅(qū)動第η行柵線。與奇數(shù)行柵線相連的移位寄存器11上下級聯(lián)，為第一組10 ;與偶數(shù)行柵線相連的移位寄存器11上下級聯(lián)，為第二組20。[0061]參考圖5和圖2 3，第一組10上下級聯(lián)移位寄存器中，除第一個移位寄存器和最后一個移位寄存器外，其余每個移位寄存器的輸出端均和與其相鄰下一個移位寄存器的輸入端以及與其相鄰的上一個移位寄存器的復位信號輸入端連接，第一個移位寄存器的輸出端與第二個移位寄存器的輸入端連接，最后一個移位寄存器的輸出端和與其相鄰的上一個移位寄存器的復位信號輸入端以及自身的復位信號輸入端連接；第一個移位寄存器的輸入端輸入幀起始信號STVl ;第一組10中第奇數(shù)個移位寄存器，即對應(yīng)地用以驅(qū)動第4η-3 行柵線(如第1、5、9...行)的移位寄存器,與第一控制線Cl相連,輸入第一時鐘控制信號 CLKl，下拉控制信號輸入第三時鐘控制信號CLK3 ;第奇偶個移位寄存器，對應(yīng)驅(qū)動第4η-1 行柵線(如第3、7、11...行)的移位寄存器，和第三控制線C3相連，輸入第三時鐘控制信號CLK3，下拉控制信號輸入第一時鐘控制信號CLKl ;每個移位寄存器的低電壓信號輸入端輸入低電壓信號。[0062]第二組20聯(lián)移位寄存器的連接關(guān)系大致類似，只不過其中的第奇數(shù)個移位寄存器，即對應(yīng)地用以驅(qū)動第4η-2行柵線(如第2、6、10...行)的移位寄存器，和第二控制線 C2相連，輸入第二時鐘控制信號CLK2，下拉控制信號輸入第四時鐘控制信號CLK4 ;第奇偶個移 位寄存器，對應(yīng)驅(qū)動第4η行柵線(如第4、8、12...行)的移位寄存器，和第四控制線 C4相連，輸入第四時鐘控制信號CLK4，下拉控制信號輸入第三時鐘控制信號CLK3，其中，η 為不為零的自然數(shù)。[0063]另外，每一組的每一級移位寄存器(SRl SRn)的輸出端還與兩個薄膜晶體管札、 M2相連，MpM2的源極均與該移位寄存器的輸出端相連，漏極均與低壓信號線VSS相連，對于第一組10中的移位寄存器，MpM2的柵極分別連接第二控制線C2和第四控制線C4，輸入第二組中的時鐘CLK2和CLK4，對于第二組20中的移位寄存器，M1^M2的柵極分別連接第一控制線Cl和第三控制線C3，輸入第一組中的時鐘CLKl和CLK3。[0064]本實施例所述時鐘信號CLKl和CLK3，分別輸入第一組10中相鄰兩級的移位寄存器，對應(yīng)驅(qū)動相鄰奇數(shù)行柵線；而CLK2和CLK4分別輸入第二組20中相鄰兩級移位寄存器， 對應(yīng)驅(qū)動相鄰偶數(shù)行柵線，因此具體如圖3所示，CLKl、CLK2、CLK4和CLK3的脈沖信號逐一落后一預設(shè)時間。與第一組10中的移位寄存器相連的兩個薄膜晶體管W、M2，輸入第二組 20中移位寄存器使用的時鐘信號CLK2和CLK4 ;而與第二組20中的移位寄存器相連的兩個薄膜晶體管Mp M2，則輸入第一組10中移位寄存器使用的時鐘信號CLKl和CLK3。[0065]如圖5所示，本實施例提供的柵極驅(qū)動電路與實施例一基本相同，其不同點在于， 本實施例中包括四條時鐘信號線CLK1、CLK2、CLK3、CLK4，其中CLK2較CLKl有1/2的脈沖寬度滯后，CLK4較CLK3有1/2脈沖寬度的滯后，CLKl與CLK3輸出的脈沖信號的相位相反， CLK2與CLK4輸出的脈沖信號的相位相反(見圖7A)，或者CLK1，CLK2，CLK3，CLK4在一個脈沖周期內(nèi)依次輸出(見圖7B)。[0066]優(yōu)選的，CLKl, CLK2，CLK3，CLK4在一個脈沖周期內(nèi)依次輸出(見圖7B)。[0067]參考圖1-3，現(xiàn)有技術(shù)中，當H)節(jié)點為低電平時，尤其在圖2所示的a和b時間段 內(nèi)，I3U節(jié)點和輸出(OUTPUT)端出現(xiàn)噪聲時不能及時拉低，容易導致顯示裝置出現(xiàn)顯示不 良。而本發(fā)明實施例在每一組的每個移位寄存器的輸出端增加兩個薄膜晶體管，分別接入 另一組的時鐘控制信號，仍以圖5左邊的(奇數(shù)行)電路為例，在上述圖2的a和b時間段 內(nèi)，即便ro節(jié)點為低電平，CLK2和CLK4可將增加的兩個薄膜晶體管Ml和M2打開，PD節(jié) 點通過薄膜晶體管Ml和M2與低壓信號線VSS相導通，因此可將輸出(OUTPUT)端的噪聲拉 低，實現(xiàn)了該行輸出端非工作時間的全下拉，提升了顯示裝置的畫面品質(zhì)以及可靠性。右側(cè) 的(偶數(shù)行)工作原理同理，只不過是CLKl和CLK3將薄膜晶體管Ml和M2打開，在此不再 贅述。[0068]本實施例敘述中雖以圖3所示的移位寄存器為例，但也不排除其它類型的移位寄 存器，例如還可采用圖8所示的另一種移位寄存器，其工作原理與圖3的移位寄存器相似， 在此不再贅述。[0069]圖8所述移位寄存器包括第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體 管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第 八薄膜晶體管T8、第九薄膜晶體管T9、第十薄膜晶體管T10、第九薄膜晶體管Tll和第十二 薄膜晶體管T12，還包括電容Cl。信號輸入端(INPUT-1)輸入信號(INPUT)，第一時鐘信號 輸入端(CLKIN)輸入第一時鐘信號(CLK)，第二時鐘信號輸入端(CLKBIN)輸入第二時鐘信 號(CLKB)，低電壓信號輸入端(VSSIN)輸入低電壓信號(VSS)，復位信號輸入端(RESETIN) 輸入復位信號(RESET)，信號輸出端(OUT)輸出柵極驅(qū)動信號(OUTPUT)。第一薄膜晶體管 Tl的源極、第二薄膜晶體管T2的漏極、第十薄膜晶體管TlO的柵極和電容Cl的匯聚處為 PU結(jié)點，第五薄膜晶體管T5的柵極、第六薄膜晶體管T6的柵極、第八薄膜晶體管T8的漏 極和第七薄膜晶體管T7的源極的匯聚處為H)結(jié)點，第九薄膜晶體管T9的源極、第十薄膜 晶體管TlO和第七薄膜晶體管T7的柵極的匯聚處為PD_CN結(jié)點。其中，第一時鐘信號輸 入端(CLKIN)輸入第一時鐘信號(CLK)，第二時鐘信號輸入端(CLKBIN)輸入第二時鐘信號 (CLKB)，第一時鐘信號(CLK)與第二時鐘信號(CLKB)互為反相。[0070]進一步，優(yōu)選地，每一組的每一級移位寄存器(SRl SRn)的輸出端，通過與移位 寄存器相連的柵線(SI Sn)，與所述兩個薄膜晶體管Ml和M2相連，即柵線(SI Sn)的 一端與移位寄存器相連，接收驅(qū)動信號，另一端與兩個薄膜晶體管相連，用以保證該行輸出 端非工作時間的全下拉。[0071]另外，還需要指出圖3所示移位寄存器中下拉單元的下拉控制信號不局限于直 流，也可以是時鐘信號；優(yōu)選的，其下拉控制信號可以是與時鐘信號反相的時鐘信號。[0072]圖2所示移位寄存器工作過程中，在這五個階段中，第一階段信號輸入端 (INPUT-1)輸入信號(INPUT)為高電平(其中第一級移位寄存器為STV信號)，第二階段信 號輸出端(OUT)輸出的柵極驅(qū)動信號(OUTPUT)為高電平，完成一次移位，第三階段復位信 號輸入端(RESETIN)端輸入的復位信號(RESET)為高電平，完成復位的操作，所以可以將第 一、二、三階段定義為移位寄存器的工作時間，第四、五階段，信號輸入端(INPUT-1)輸入信 號(INPUT)、復位信號輸入端(RESETIN)端輸入的復位信號(RESET)均為低電平，所以可以 將第四、五階段定義為移位寄存器的非工作時間(如圖2中的a，b階段)。同樣，其他類型 的移位寄存器也可按此原理劃分。[0073]現(xiàn)有技術(shù)中，這種雙邊奇偶交錯驅(qū)動的每行柵線末端均處于懸空狀態(tài)，可能會導 致像素單元上電荷保持特性不好引發(fā)漏電，導致畫面品質(zhì)隨之下降。而本發(fā)明實施例中柵 線的一端與移位寄存器相連，接收驅(qū)動信號，另一端與兩個薄膜晶體管相連，除可保證出現(xiàn) 噪聲時及時拉低外，還可改善柵極懸空導致的漏電以及顯示不良，從而提升顯示裝置的畫 面品質(zhì)以及可靠性。[0074]如圖6所示，本發(fā)明實施例還提供一種陣列基板，設(shè)置有所述的柵極驅(qū)動電路。其 中，所述柵極驅(qū)動電路中的第一組級聯(lián)的移位寄存器10和第二組級聯(lián)的移位寄存器20分 別位于陣列基板上相對兩側(cè)的邊緣，對應(yīng)形成顯示裝置的兩個邊框。[0075]與第一組10任一移位寄存器11的兩個薄膜晶體管，位于陣列基板上與第一組級 聯(lián)的移位寄存器相對的另一側(cè)的邊緣；第二組20任一移位寄存器11的兩個薄膜晶體管位 于陣列基板上，與第二組級聯(lián)的移位寄存器相對的另一側(cè)的邊緣。這樣，每一組的每一級移 位寄存器的輸出端，通過與移位寄存器相連的柵線(SI Sn)，與位于相對側(cè)的兩個薄膜晶 體管相連，即柵線(SI Sn)的一端與移位寄存器相連，接收驅(qū)動信號，另一端與位于相對 一側(cè)的兩個薄膜晶體管相連。例如，移位寄存器SRl輸出端與第一行柵線SI的左端相連， 而柵線SI的右端與位于陣列基板右側(cè)邊緣的兩個薄膜晶體管MpM2相連，薄膜晶體管MpM2 的柵極分別連接至第二控制線C2和第四控制線C4，輸入第二組中的時鐘CLK2和CLK4。[0076]本發(fā)明實施例中的陣列基板，除可保證出現(xiàn)噪聲時及時拉低外，還可改善柵極懸 空導致的漏電以及顯示不良，從而提升顯示裝置的畫面品質(zhì)以及可靠性。[0077]本發(fā)明實施例還提供了一種顯示裝置，其包括上述任意一種陣列基板。所述顯示 裝置可以為液晶面板、電子紙、OLED面板、手機、平板電腦、電視機、顯示器、筆記本電腦、 數(shù)碼相框、導航儀等任何具有顯示功能的產(chǎn)品或部件。[0078]本實施例提供的顯示裝置，因采用本發(fā)明所述的柵極電路，除可保證出現(xiàn)噪聲時 及時拉低外，還可改善柵極懸空導致的漏電以及顯示不良，從而提升顯示裝置的畫面品質(zhì) 以及可靠性。[0079]可選地，上述各實施例中所屬的第一薄膜晶體管和第二薄膜晶體管均為工作在飽 和區(qū)的金屬氧化物半導體場效應(yīng)管(M0S管)。[0080]本實用新型實施例所述的技術(shù)特征，在不沖突的情況下，可任意相互組合使用。[0081]以上所述，僅為本實用新型的具體實施方式
，但本實用新型的保護范圍并不局限 于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本實用新型揭露的技術(shù)范圍內(nèi)，可輕易想到變化 或替換，都應(yīng)涵蓋在本實用新型的保護范圍之內(nèi)。因此，本實用新型的保護范圍應(yīng)所述以權(quán) 利要求的保護范圍為準。
權(quán)利要求1.一種柵極驅(qū)動電路，包括多個級聯(lián)的移位寄存器，其特征在于， 所述移位寄存器的輸出端還與兩個薄膜晶體管相連，其中，兩個所述薄膜晶體管的源極均與所述移位寄存器的輸出端相連，其漏極均與低壓信號線VSS相連，其柵極分別連接到不同的控制線，以保證所述移動寄存器的輸出低電平的時間內(nèi)至少有一個所述薄膜晶體管導通。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于， 除第一個移位寄存器和最后一個移位寄存器外，其余每個移位寄存器的輸出端均和與其相鄰下一個移位寄存器的輸入端以及與其相鄰的上一個移位寄存器的復位信號輸入端連接，第一個移位寄存器的輸出端與第二個移位寄存器的輸入端連接，最后一個移位寄存器的輸出端和與其相鄰的上一個移位寄存器的復位信號輸入端以及自身的復位信號輸入端連接； 第一個移位寄存器的輸入端輸入幀起始信號； 第奇數(shù)個移位寄存器的第一時鐘信號輸入端輸入第一時鐘信號，第二時鐘信號輸入端輸入第二時鐘信號，第偶數(shù)個移位寄存器的第一時鐘信號輸入端輸入第二時鐘信號，第二時鐘信號輸入端輸入第一時鐘信號； 每個移位寄存器的低電壓信號輸入端輸入低電壓信號。
3.根據(jù)權(quán)利要求2所述的柵極驅(qū)動電路，其特征在于，所述級聯(lián)的移位寄存器，分為兩組，其中， 第一組級聯(lián)的移位寄存器，其中的每一級移位寄存器與一奇數(shù)行柵線相連， 第二組級聯(lián)的移位寄存器，其中的每一級移位寄存器與一偶數(shù)行柵線相連； 所述控制線包括 分別與第一組中相鄰兩級的移位寄存器相連的第一控制線和第三控制線， 分別與第二組中相鄰兩級的移位寄存器相連的第二控制線和第四控制線； 每一組的每一級移位寄存器的輸出端還與兩個薄膜晶體管相連，其中，兩個所述薄膜晶體管的源極均與所述移位寄存器的輸出端相連，漏極均與低壓信號線VSS相連，當所述移位寄存器歸屬于第一組時，兩個所述薄膜晶體管的柵極分別連接所述第二控制線和第四控制線，當所述移位寄存器歸屬于第二組時，兩個所述薄膜晶體管的柵極分別連接所述第一控制線和第三控制線。
4.根據(jù)權(quán)利要求1-3任一項所述的柵極驅(qū)動電路，其特征在于， 每一級移位寄存器的輸出端，通過與所述移位寄存器相連的柵線，與所述兩個薄膜晶體管相連； 所述柵線的一端與所述移位寄存器的輸出端相連，另一端與所述兩個薄膜晶體管相連。
5.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于， 所述兩個薄膜晶體管均為金屬氧化物半導體場效應(yīng)管。
6.一種陣列基板，其特征在于，設(shè)置有權(quán)利要求1或2所述的柵極驅(qū)動電路。
7.—種陣列基板，其特征在于，設(shè)置有權(quán)利要求3-5任一項所述的柵極驅(qū)動電路。
8.根據(jù)權(quán)利要求7所述的陣列基板，其特征在于， 所述第一組級聯(lián)的移位寄存器和第二組級聯(lián)的移位寄存器分別位于所述陣列基板上相對兩側(cè)的邊緣。
9.根據(jù)權(quán)利要求8所述的陣列基板，其特征在于， 與所述第一組級聯(lián)的移位寄存器中的任一移位寄存器相連的所述兩個薄膜晶體管，位于所述陣列基板上與所述第一組級聯(lián)的移位寄存器相對的另一側(cè)的邊緣，且， 與所述第二組級聯(lián)的移位寄存器中的任一移位寄存器相連的所述兩個薄膜晶體管，位于所述陣列基板上與所述第二組級聯(lián)的移位寄存器相對的另一側(cè)的邊緣。
10.根據(jù)權(quán)利要求9所述的陣列基板，其特征在于， 每一組的每一級移位寄存器的輸出端，通過與所述移位寄存器相連的柵線，與位于相對側(cè)的兩個所述薄膜晶體管相連。
11.一種顯示裝置，其特征在于，設(shè)置有權(quán)利要求6-10任一項所述的陣列基板。
專利摘要本實用新型公開了一種柵極驅(qū)動電路、陣列基板和顯示裝置，涉及顯示領(lǐng)域，可保證出現(xiàn)噪聲時及時拉低，從而提升顯示裝置的畫面品質(zhì)以及可靠性。所述柵極驅(qū)動電路，包括所述移位寄存器的輸出端還與兩個薄膜晶體管相連，其中，兩個所述薄膜晶體管的源極均與所述移位寄存器的輸出端相連，其漏極均與低壓信號線VSS相連，其柵極分別連接到不同的控制線，以保證在所述移動寄存器的輸出低電平的時間內(nèi)至少有一個所述薄膜晶體管導通。
文檔編號G09G3/20GK202838908SQ201220482889
公開日2013年3月27日 申請日期2012年9月20日 優(yōu)先權(quán)日2012年9月20日
發(fā)明者陳希 申請人:北京京東方光電科技有限公司