專利名稱：基于NiosⅡ軟核CPU的LCD控制器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種IXD(即液晶顯示器)控制器，采用FPGA(即大規(guī)?，F(xiàn)場(chǎng) 可編程門陣列)芯片作為物理載體，利用S0PC(即可編程片上系統(tǒng))技術(shù)，實(shí)現(xiàn)一種基于 Nios II軟核CPU的IXD控制器，適用于不同的液晶顯示器。
背景技術(shù)：
SOPC技術(shù)是一種靈活、高效的S0C(即片上系統(tǒng))解決方案。它將處理器、存儲(chǔ) 器、I/O (輸入/輸出)接口、LVDS (低電壓差分信號(hào))接口等系統(tǒng)設(shè)計(jì)需要的部件集成到一 個(gè)可編程器件上，構(gòu)建成一個(gè)可編程的片上系統(tǒng)。它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式， 可裁減、可擴(kuò)充、可升級(jí)，并具備軟硬件在系統(tǒng)可編程的功能。可編程器件內(nèi)，還具有小容量 高速隨機(jī)存儲(chǔ)器資源。由于市場(chǎng)上有豐富的IP Core (用于產(chǎn)品應(yīng)用專用集成電路或者可編 輯邏輯器件的邏輯塊或數(shù)據(jù)塊)資源可供靈活選擇，用戶可以構(gòu)成各種不同的系統(tǒng)，如單 處理器，多處理器系統(tǒng)。有些可編程器件內(nèi)還可以包含部分可編程模擬電路。除了系統(tǒng)使用 的資源外，可編程器件內(nèi)還具有足夠的可編程邏輯資源，用于實(shí)現(xiàn)其它的附加邏輯。Nios II 就是SOPC技術(shù)的一個(gè)典型的應(yīng)用，將一個(gè)軟核放入FPGA芯片中，這個(gè)軟核就是Nios II，它 只占FPGA芯片內(nèi)部很少的一部分邏輯單元，成本很低。Nios II軟核CPU是一種采用流水 線技術(shù)、單指令流的RISC(精簡(jiǎn)指令集計(jì)算機(jī))處理器，其大部分指令可以在一個(gè)時(shí)鐘周 期內(nèi)完成。作為一種可配置的通用的RISC處理器，它可以與用戶自定義邏輯結(jié)合構(gòu)成片上 系統(tǒng)S0C，并下載到可編程器件中去。32位Nios II軟核，結(jié)合外部大容量存儲(chǔ)器，可以構(gòu)成 一個(gè)功能強(qiáng)大的32位嵌入式處理器系統(tǒng)。這一系統(tǒng)采用Avalon總線(交換式架構(gòu)的片內(nèi) 總線)，用于各個(gè)模塊之間的連接。Avalon總線是FPGA芯片內(nèi)部的一種相對(duì)簡(jiǎn)單的總線結(jié) 構(gòu)，主要用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成可編程片上系統(tǒng)S0PC。在現(xiàn)有技術(shù)中液晶顯示器由于其自身體積小、無(wú)輻射、功耗低、數(shù)字化等優(yōu)點(diǎn)，近 年來(lái)在家電、IT、嵌入式系統(tǒng)中飛速發(fā)展，市場(chǎng)前景十分廣闊。各個(gè)廠家針對(duì)不同的應(yīng)用領(lǐng) 域開發(fā)了各種各樣的液晶顯示器，由于各個(gè)廠家標(biāo)準(zhǔn)的多樣化，使得生產(chǎn)的液晶顯示器參 數(shù)都不相同，為了驅(qū)動(dòng)各種液晶顯示器，通常必須采用不同的液晶顯示器專用控制芯片，且 需要重新設(shè)計(jì)相關(guān)的外部邏輯電路，一種IXD控制器只能實(shí)現(xiàn)一種液晶顯示器的驅(qū)動(dòng)，這 樣不僅增加了產(chǎn)品的功耗和復(fù)雜度，而且價(jià)格昂貴。
發(fā)明內(nèi)容本實(shí)用新型的目的旨在克服現(xiàn)有技術(shù)中的不足，提供一種基于Nios II軟核CPU的 IXD控制器。本實(shí)用新型的內(nèi)容是一種基于Nios II軟核CPU的IXD控制器，包括一個(gè)大規(guī)模 現(xiàn)場(chǎng)可編程門陣列FPGA芯片和一個(gè)片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5)，所述FPGA芯片中嵌 有一個(gè)Nios II軟核CPU(l)、一個(gè)Avalon總線模塊(2)和一個(gè)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的 控制模塊(4)，所述Nios II軟核CPU(I)通過(guò)Avalon總線模塊(2)還與一個(gè)IXD控制模塊⑶相連，所述LCD控制模塊(3)與LCD顯示器(6)連接。本實(shí)用新型的內(nèi)容中所述LCD控制模塊(3)由直接存儲(chǔ)器訪問(wèn)模塊(7)、主控制 模塊(9)和LCD時(shí)序發(fā)生器模塊(10)構(gòu)成，所述直接存儲(chǔ)器訪問(wèn)模塊(7)內(nèi)還設(shè)有一個(gè)先 進(jìn)先出的緩存器模塊(8)；所述直接存儲(chǔ)器訪問(wèn)模塊(7)的數(shù)據(jù)與指令端口掛在Avalon總線模塊(2)的主 端口上，通過(guò)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的控制模塊(4)，讀取片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器
(5)中的圖像數(shù)據(jù)，并送到內(nèi)部的先進(jìn)先出的緩存器模塊(8)中進(jìn)行緩存，先進(jìn)先出的緩存 器模塊⑶根據(jù)LCD時(shí)序發(fā)生器模塊(10)輸入的讀信號(hào)，向LCD時(shí)序發(fā)生器模塊(10)傳 輸圖像數(shù)據(jù)，LCD時(shí)序發(fā)生器模塊(10)按照LCD顯示器(6)要求的時(shí)序順序?qū)⒆x取的圖像 數(shù)據(jù)輸出到LCD顯示器(6)，所述先進(jìn)先出的緩存器模塊(8)與直接存儲(chǔ)器訪問(wèn)模塊(7)之 間通過(guò)數(shù)據(jù)通道連接；所述主控制模塊(9)的數(shù)據(jù)與指令端口掛在Avalon總線模塊(2)的從端口上與 Nios II軟核CPU(I)連接，Nios II軟核CPU(I)通過(guò)主控制模塊(9)對(duì)直接存儲(chǔ)器訪問(wèn)模塊 (7)和IXD時(shí)序發(fā)生器模塊(10)進(jìn)行連接和控制，IXD時(shí)序發(fā)生器模塊(10)與IXD顯示器
(6)連接。本實(shí)用新型的內(nèi)容中所述主控制模塊(9)中包含了 3個(gè)相互獨(dú)立的寄存器模塊， 即控制器寄存器模塊(11)、起始地址寄存器模塊(12)和長(zhǎng)度寄存器模塊(13)；所述控制 器寄存器模塊(11)用于控制直接存儲(chǔ)器訪問(wèn)模塊(7)和LCD時(shí)序發(fā)生器模塊(10)運(yùn)行和 停止；所述起始地址寄存器模塊(12)用于指示直接存儲(chǔ)器訪問(wèn)模塊(7)讀取片外同步動(dòng)態(tài) 隨機(jī)存取存儲(chǔ)器(5)中的圖像數(shù)據(jù)地址的起始地址寄存器；所述長(zhǎng)度寄存器模塊(13)用 于指示直接存儲(chǔ)器訪問(wèn)模塊(7)讀取片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5)中的圖像數(shù)據(jù)長(zhǎng)度 的長(zhǎng)度寄存器。由于采用以上的技術(shù)方案，本實(shí)用新型的有益效果是利用可編程片上系統(tǒng)SOPC 技術(shù)，將Nios II軟核CPU和IXD控制模塊集成在同一個(gè)FPGA芯片中，解決了通常情況下 一種IXD控制器只能實(shí)現(xiàn)一種液晶顯示器的驅(qū)動(dòng)，利用單一塊芯片實(shí)現(xiàn)了 IXD控制器所有 的功能，降低了設(shè)計(jì)的復(fù)雜度，產(chǎn)品的功耗和成本，系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，穩(wěn)定性好，方便產(chǎn)品的升 級(jí)，能夠兼容大部分的LCD。

圖1是本實(shí)用新型實(shí)施例電原理框圖；圖2是本實(shí)用新型中LCD控制模塊電原理框圖；圖中I-Nios II軟核CPU，2-Aval0n總線模塊，3-LCD控制模塊，4-同步動(dòng)態(tài)隨機(jī) 存取存儲(chǔ)器的控制模塊，5-片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，6-LCD顯示器，7-直接存儲(chǔ)器 DMA模塊，8-先進(jìn)先出的緩存器模塊，9-主控制模塊，IO-LCD時(shí)序發(fā)生器模塊，11-控制寄存 器模塊，12-起始地址寄存器模塊，13-長(zhǎng)度寄存器模塊.
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型做進(jìn)一步的描述。本實(shí)施例中，采用的IXD顯示器是夏普(SHARP)公司的3. 7英寸LS037V7DW01，它能顯示640X480分辨率的像素，輸入信號(hào)是18位(紅R，綠G，藍(lán)B，各6位)的數(shù)據(jù)。這個(gè) IXD顯示器是一個(gè)逐行掃描的設(shè)備，先從屏幕的左上方開始，掃描完水平一行480個(gè)像素點(diǎn) 到右上方后，再回到最左邊開始掃描下一行，直到掃描完640行后一幀圖像更新完畢，然 后回到左上方開始下一幀圖像的掃描。在圖1中，基于Nios II軟核CPU的LCD控制器，包括一個(gè)Altera公司的 Cyclone III FPGA芯片，嵌入在FPGA芯片中的使用SOPC Builder定制的一個(gè)32位Nios II 軟核CPU 1、一個(gè)Avalon總線模塊2和一個(gè)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM的控制模塊4 以及一個(gè)片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5構(gòu)成的一個(gè)功能強(qiáng)大的32位嵌入式處理 器系統(tǒng)，Nios II軟核CPUl通過(guò)Avalon總線模塊2與一個(gè)使用Verilog HDL編寫的LCD控 制模塊3相連，IXD控制模塊3的輸出端與IXD顯示器6連接。在圖2中，IXD控制模塊3由直接存儲(chǔ)器訪問(wèn)DMA模塊7、主控制模塊9和IXD時(shí) 序發(fā)生器模塊10構(gòu)成，直接存儲(chǔ)器訪問(wèn)DMA模塊7內(nèi)還設(shè)有一個(gè)先進(jìn)先出的緩存器模塊8， 作為數(shù)據(jù)緩存用，用于提高直接存儲(chǔ)器訪問(wèn)DMA模塊7的吞吐率，先進(jìn)先出的緩存器FIFO 模塊8與直接存儲(chǔ)器訪問(wèn)DMA模塊7之間通過(guò)數(shù)據(jù)通道連接；直接存儲(chǔ)器訪問(wèn)DMA模塊7 的數(shù)據(jù)與指令端口掛在Avalon總線模塊2的主端口上，通過(guò)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的控 制模塊4，讀取片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5中的圖像數(shù)據(jù)，并送到內(nèi)部的先進(jìn)先 出的緩存器FIFO模塊8中進(jìn)行緩存，先進(jìn)先出的緩存器FIFO模塊8，根據(jù)LCD時(shí)序發(fā)生器 模塊10輸入的讀信號(hào)，向IXD時(shí)序發(fā)生器模塊10傳輸圖像數(shù)據(jù)，IXD時(shí)序發(fā)生器模塊10按 照IXD顯示器6要求的時(shí)序順序?qū)⒆x取的圖像數(shù)據(jù)輸出到IXD顯示器6 ；主控制模塊9的數(shù)據(jù)與指令端口掛在Avalon總線模塊2的從端口上與Nios II 軟核CPUl連接，Nios II軟核CPUl通過(guò)主控制模塊9對(duì)直接存儲(chǔ)器訪問(wèn)DMA模塊7和IXD 時(shí)序發(fā)生器模塊10進(jìn)行連接和控制，IXD時(shí)序發(fā)生器模塊10與IXD顯示器6連接。主控制模塊9中包含了三個(gè)相互獨(dú)立的寄存器模塊，即控制器寄存器模塊11、起 始地址寄存器模塊12和長(zhǎng)度寄存器模塊13 ；控制器寄存器模塊11用于控制直接存儲(chǔ)器訪 問(wèn)DMA模塊7和IXD時(shí)序發(fā)生器模塊10運(yùn)行和停止；所述起始地址寄存器模塊12用于指 示直接存儲(chǔ)器訪問(wèn)DMA模塊7讀取片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5中的圖像數(shù)據(jù)地 址的起始地址寄存器；長(zhǎng)度寄存器模塊13用于指示直接存儲(chǔ)器訪問(wèn)DMA模塊7讀取片外同 步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5中的圖像數(shù)據(jù)長(zhǎng)度的長(zhǎng)度寄存器。直接存儲(chǔ)器訪問(wèn)DMA模塊7的核心部分是地址累加器，由于Avalon總線模塊2的 地址映射方式是按字節(jié)(8bit)進(jìn)行編址的，而圖像數(shù)據(jù)的讀取是32bit進(jìn)行操作的，因此 地址累加器要按4為單位在系統(tǒng)時(shí)鐘的驅(qū)動(dòng)下進(jìn)行累加，生成讀取片外同步動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器SDRAM 5中數(shù)據(jù)的地址。Nios II軟核CPU 1通過(guò)主控模塊9對(duì)直接存儲(chǔ)器訪問(wèn)DMA 模塊7進(jìn)行初始化，設(shè)置圖像數(shù)據(jù)在片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5中的起始地址 (Start_address)和要傳輸?shù)拈L(zhǎng)度(FrameJength)，然后設(shè)置直接存儲(chǔ)器訪問(wèn)DMA模塊7 傳輸開始標(biāo)志(GoBit)，這樣直接存儲(chǔ)器訪問(wèn)DMA模塊7就在沒有CPU干預(yù)的情況開始自動(dòng) 讀取片上片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5中的圖像數(shù)據(jù)。由于Avalon總線模塊2的工作時(shí)鐘和IXD時(shí)序發(fā)生器模塊10的時(shí)鐘不一樣，如 果直接將片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5中的數(shù)據(jù)傳送會(huì)導(dǎo)致電路處于不穩(wěn)定狀 態(tài)，工作不正常。因此加入先進(jìn)先出的緩存器FIFO模塊8，對(duì)直接存儲(chǔ)器訪問(wèn)DMA模塊7讀取的數(shù)據(jù)進(jìn)行緩存，用以匹配時(shí)序發(fā)生模塊的速度需求。本設(shè)計(jì)中的先進(jìn)先出的緩存器 FIFO模塊8采用Altera的宏功能調(diào)用FPGA內(nèi)部的嵌入式RAM模塊自動(dòng)生成，這樣可以最 大限度的節(jié)省FPGA的邏輯資源，先進(jìn)先出的緩存器FIFO模塊8大小定為4096X32。先進(jìn) 先出的緩存器模FIFO塊8由主控模塊9寫入數(shù)據(jù)，由IXD時(shí)序發(fā)生器10讀出數(shù)據(jù)。先進(jìn) 先出的緩存器FIFO模塊8中設(shè)置一個(gè)數(shù)據(jù)上限，提供已使用的容量(wrusedw)信號(hào)給主控 模塊9，用于指示先進(jìn)先出的緩存器FIFO模塊8已經(jīng)使用的總量，當(dāng)數(shù)據(jù)量高于上限時(shí)暫停 直接存儲(chǔ)器訪問(wèn)DMA模塊7的數(shù)據(jù)傳輸。工作過(guò)程為Nios II軟核CPU 1通過(guò)其指令端口和數(shù)據(jù)端口，在Avalon總線模塊 2的橋接關(guān)系下開啟LCD控制模塊3，LCD控制模塊3中直接存儲(chǔ)器訪問(wèn)DMA模塊7開始工 作，直接存儲(chǔ)器訪問(wèn)DMA模塊7通過(guò)Avalon總線模塊2讀取片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 SDRAM 5中的圖像數(shù)據(jù)，并送到先進(jìn)先出的緩存器FIFO模塊8中進(jìn)行緩存，直接存儲(chǔ)器訪 問(wèn)DMA模塊7在這個(gè)過(guò)程中承擔(dān)數(shù)據(jù)線路連接的角色，能夠使大量的數(shù)據(jù)流在不通過(guò)CPU 干預(yù)的情況下直接讀取到先進(jìn)先出的緩存器FIFO模塊8中保存，提高數(shù)據(jù)的吞吐量，CPU 只需對(duì)片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器SDRAM 5中的圖像數(shù)據(jù)進(jìn)行更新就行了。直接存儲(chǔ) 器訪問(wèn)DMA模塊7讀取數(shù)據(jù)的地址和長(zhǎng)度由CPU控制主控制模塊9中的起始地址(Start_ address)寄存器模塊12和長(zhǎng)度(Frame_length)寄存器模塊13提供，同時(shí)先進(jìn)先出的緩 存器FIFO模塊8向主控制模塊9提供先進(jìn)先出的緩存器FIFO模塊8中已經(jīng)使用的容量 (Fifo_wrusedw)信號(hào)，用于指示自身存儲(chǔ)容量的使用情況，當(dāng)主控制模塊9發(fā)現(xiàn)先進(jìn)先出 的緩存器FIFO模塊8已經(jīng)使用的容量(Fifo_wrUsedw)提供的大容量指示和主控制模塊 9本身設(shè)置的容量指示一致時(shí)，向直接存儲(chǔ)器訪問(wèn)DMA模塊7送出先進(jìn)先出的緩存器FIFO 模塊8容量指示信號(hào)當(dāng)其中有效時(shí)，表示先進(jìn)先出的緩存器FIFO模塊8的存儲(chǔ)容量快滿， 通知立即停止直接存儲(chǔ)器訪問(wèn)DMA模塊7的工作。主控制模塊9中的寄存器操作全部由 Nios II軟核CPU 1通過(guò)Avalon總線模塊2從端口進(jìn)行，用于控制直接存儲(chǔ)器訪問(wèn)DMA模塊 7、IXD時(shí)序發(fā)生器模塊10和CPU，協(xié)調(diào)三者之間的時(shí)序關(guān)系，包括寄存器的讀寫操作。IXD時(shí)序發(fā)生器模塊(10)由Verilog HDL硬件描述語(yǔ)言完成硬件布局，主要是設(shè) 置各種LCD的時(shí)序參數(shù)，盡量使其成為一個(gè)通用的LCD時(shí)序發(fā)生器，當(dāng)采用不同的LCD顯示 器時(shí)只需要設(shè)置各種參數(shù)即可匹配當(dāng)前的LCD顯示器要求的時(shí)序信號(hào)。LCD時(shí)序發(fā)生器模 塊10通過(guò)其產(chǎn)生的讀信號(hào)(Fifo_rdreq)，讀取先進(jìn)先出的緩存器FIFO模塊8中緩存的圖 像數(shù)據(jù)，通知先進(jìn)先出的緩存器FI12模塊8，開始往IXD時(shí)序發(fā)生器模塊10傳輸數(shù)據(jù)，IXD 時(shí)序發(fā)生器模塊10本身由主控制模塊9控制開始工作的時(shí)間。按照不同LCD顯示器6的要 求時(shí)序順序送出，同時(shí)給LCD顯示器6提供水平同步信號(hào)(Hsync)、垂直同步信號(hào)(Vsync)、 數(shù)據(jù)使能信號(hào)(DEN)和時(shí)鐘信號(hào)(CLK)和三基色(RGB)信號(hào)從而實(shí)現(xiàn)圖像的顯示。
權(quán)利要求1.一種基于Nios II軟核CPU的IXD控制器，包括一個(gè)大規(guī)?，F(xiàn)場(chǎng)可編程門陣列FPGA 芯片和一個(gè)片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5)，所述FPGA芯片中嵌有一個(gè)Nios II軟核 CPU(I)、一個(gè)Avalon總線模塊⑵和一個(gè)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的控制模塊(4)，其特征 是所述Nios II軟核CPU(I)通過(guò)Avalon總線模塊(2)還與一個(gè)IXD控制模塊(3)相連， 所述IXD控制模塊(3)與IXD顯示器(6)連接。
2.根據(jù)權(quán)利要求1所述的基于NiosII軟核CPU的LCD控制器，其特征是所述LCD控 制模塊⑶由直接存儲(chǔ)器訪問(wèn)模塊(7)、主控制模塊(9)和LCD時(shí)序發(fā)生器模塊(10)構(gòu)成， 所述直接存儲(chǔ)器訪問(wèn)模塊(7)內(nèi)還設(shè)有一個(gè)先進(jìn)先出的緩存器模塊(8)；所述直接存儲(chǔ)器訪問(wèn)模塊(7)的數(shù)據(jù)與指令端口掛在Avalon總線模塊(2)的主端口 上，通過(guò)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的控制模塊(4)，讀取片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5) 中的圖像數(shù)據(jù)，并送到內(nèi)部的先進(jìn)先出的緩存器模塊(8)中進(jìn)行緩存，先進(jìn)先出的緩存器 模塊⑶根據(jù)LCD時(shí)序發(fā)生器模塊(10)輸入的讀信號(hào)，向LCD時(shí)序發(fā)生器模塊(10)傳輸 圖像數(shù)據(jù)，LCD時(shí)序發(fā)生器模塊(10)按照LCD顯示器(6)要求的時(shí)序順序?qū)⒆x取的圖像數(shù) 據(jù)輸出到LCD顯示器(6)，所述先進(jìn)先出的緩存器模塊(8)與直接存儲(chǔ)器訪問(wèn)模塊(7)之間 通過(guò)數(shù)據(jù)通道連接；所述主控制模塊(9)的數(shù)據(jù)與指令端口掛在Avalon總線模塊⑵的從端口上與 Nios II軟核CPU(I)連接，Nios II軟核CPU(I)通過(guò)主控制模塊(9)對(duì)直接存儲(chǔ)器訪問(wèn)模塊 (7)和IXD時(shí)序發(fā)生器模塊(10)進(jìn)行連接和控制，IXD時(shí)序發(fā)生器模塊(10)與IXD顯示器 (6)連接。
3.根據(jù)權(quán)利要求2所述的基于NiosII軟核CPU的LCD控制器，其特征是所述主控制 模塊(9)中包含了 3個(gè)相互獨(dú)立的寄存器模塊，即控制器寄存器模塊(11)、起始地址寄存 器模塊(12)和長(zhǎng)度寄存器模塊(13)；所述控制器寄存器模塊(11)用于控制直接存儲(chǔ)器訪 問(wèn)模塊(7)和LCD時(shí)序發(fā)生器模塊(10)運(yùn)行和停止；所述起始地址寄存器模塊(12)用于 指示直接存儲(chǔ)器訪問(wèn)模塊(7)讀取片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5)中的圖像數(shù)據(jù)地址的 起始地址寄存器；所述長(zhǎng)度寄存器模塊(13)用于指示直接存儲(chǔ)器訪問(wèn)模塊(7)讀取片外同 步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(5)中的圖像數(shù)據(jù)長(zhǎng)度的長(zhǎng)度寄存器。
專利摘要本實(shí)用新型公開了一種基于NiosⅡ軟核CPU的LCD控制器，包括一個(gè)FPGA芯片和一個(gè)片外同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，所述FPGA芯片中嵌有NiosⅡ軟核CPU、Avalon總線模塊和同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的控制模塊，NiosⅡ軟核CPU通過(guò)Avalon總線模塊還與一個(gè)LCD控制模塊相連，LCD控制模塊與LCD顯示器連接。利用SOPC技術(shù)，將NiosⅡ軟核CPU和LCD控制模塊集成在同一個(gè)FPGA芯片中，解決了通常情況下一種LCD控制器只能實(shí)現(xiàn)一種液晶顯示器的驅(qū)動(dòng)，利用單一塊芯片實(shí)現(xiàn)了LCD控制器所有的功能，降低了設(shè)計(jì)的復(fù)雜度，產(chǎn)品的功耗和成本，系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，穩(wěn)定性好，方便產(chǎn)品的升級(jí)，能夠兼容大部分的LCD顯示器。
文檔編號(hào)G09G3/36GK201788657SQ20102019710
公開日2011年4月6日 申請(qǐng)日期2010年5月19日 優(yōu)先權(quán)日2010年5月19日
發(fā)明者朱磊, 楊其聰 申請(qǐng)人:四川九洲電器集團(tuán)有限責(zé)任公司