專利名稱：全數(shù)字b超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及醫(yī)療儀器，尤其涉及一種用于B超的全數(shù)字實(shí)時(shí)連續(xù)聚焦裝置。
傳統(tǒng)模擬B超接收動態(tài)聚焦裝置一般都采用模擬延遲線加多路開關(guān)組成，由于受延遲線抽頭與多路開關(guān)數(shù)量的限制，接收動態(tài)聚焦的焦點(diǎn)數(shù)量是有限的，一般最多達(dá)到32點(diǎn)；同時(shí)由于開關(guān)切換會引入噪聲，也限制了焦點(diǎn)數(shù)量。鑒于接收動態(tài)聚焦焦點(diǎn)數(shù)量的多少對圖象質(zhì)量有至關(guān)重要的影響，因而在90年代引入全數(shù)字B超的概念，采用數(shù)字電路完成接收動態(tài)聚焦，焦點(diǎn)可多達(dá)數(shù)百個(gè)，這就是所謂的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦。目前，世界上也只有幾家大醫(yī)療器械公司能夠掌握全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦技術(shù)，基本都是采用ASIC實(shí)現(xiàn)，開發(fā)成本高，周期長，靈活性差，適合大批量生產(chǎn)的高擋產(chǎn)品，如全數(shù)字超聲彩色多譜勒血流超聲成象；美國ATL公司等均是采用這種方法。
本實(shí)用新型的目的在于避免現(xiàn)有技術(shù)的不足之處而提供一種成本低，靈活性高，適合不同檔次產(chǎn)品，使全數(shù)字黑白B超得以合理成本實(shí)現(xiàn)的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置。
本實(shí)用新型的目的可以通過采取以下技術(shù)措施來實(shí)現(xiàn)，設(shè)計(jì)制造一種全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，包括時(shí)序控制電路、聚焦參數(shù)存儲電路、接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路和濾波、模數(shù)轉(zhuǎn)換、緩存電路；時(shí)序控制電路和接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路由一片現(xiàn)場可編程門陣列(FPGA)芯片U1來實(shí)現(xiàn)，聚焦參數(shù)存儲電路由3片相同型號的閃速存儲器(FLASH MEMORY)芯片U2～U4所組成，濾波、模數(shù)轉(zhuǎn)換、緩存電路由24個(gè)完全相同的濾波、模數(shù)轉(zhuǎn)換、緩存電路單元所組成，該電路單元包括帶通濾波器、A/D變換器和緩存器；閃速存儲器芯片U2～U4的A0～A10線腳同序號并聯(lián)后分別對應(yīng)接芯片U1的AB0～AB10腳，U2～U4的D0～D7腳依次接芯片U1的D10～D17、D20～D27、D30～D37腳；U2～U4的Vcc和/WE腳接電源，A11～A18和OE腳分別并聯(lián)接地；A/D變換器包含模數(shù)轉(zhuǎn)換芯片U5，緩存器采用先進(jìn)先出存儲芯片U6，芯片U5的9和10號腳接帶通濾波電路，芯片U5的D1～D9腳分別接芯片U6的D4～D8、D3、D2、D1、D0腳，U5的ENCODE腳與U6的/WR腳并聯(lián)后接芯片U1的SCLK端口中的一個(gè)接線腳，U5的/RD和/RS腳分別與U1的44和47號腳連接；芯片U1的48～50、45～46、F251～F254端口為B超的系統(tǒng)控制信號輸入端口，與B超的系統(tǒng)控制信號輸出端口相連接；帶通濾波器(411)的MECHO1端接B超的模擬超聲回波信號輸出線；緩存器(413)的Q0～Q8腳為同相數(shù)字超聲回波信號輸出端口，接入B超加法器的信號輸入端口。
附圖的圖面說明如下


圖1是本實(shí)用新型全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置原理方框圖；圖2是
圖1所示的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置的電路以下結(jié)合附圖對本實(shí)用新型的最佳實(shí)施例作進(jìn)一步詳細(xì)說明。
如
圖1所示，本實(shí)用新型全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，包括時(shí)序控制電路1、聚焦參數(shù)存儲電路2、接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路3和濾波、模數(shù)轉(zhuǎn)換、緩存電路4；時(shí)序控制電路1在系統(tǒng)控制信號逆程期間，根據(jù)系統(tǒng)控制信號所提供的超聲掃描狀態(tài)信息，將相應(yīng)的接收延時(shí)初始參數(shù)從聚焦參數(shù)存儲電路2中取出，送入接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路3中產(chǎn)生接收初始延時(shí)A/D采樣時(shí)鐘；在系統(tǒng)控制信號正程期間將接收延時(shí)動態(tài)聚集參數(shù)從聚焦參數(shù)存儲電路2中取出送入接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路3中產(chǎn)生帶有實(shí)時(shí)連續(xù)接收動態(tài)聚焦信息的A/D采樣時(shí)鐘與緩存器讀出時(shí)鐘；帶有相位延時(shí)的模擬超聲回波信號送入濾波、模數(shù)轉(zhuǎn)換、緩存電路4，經(jīng)帶通濾波、模數(shù)轉(zhuǎn)換變成數(shù)字信號送入電路4中的緩存器，從該緩存器讀出的輸出信號就是同相數(shù)字超聲回波信號，從而實(shí)現(xiàn)接收動態(tài)聚焦功能。
圖2是
圖1所示的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置的電路圖，；由于圖面太大，把它分解成圖2A、圖2B和圖2C。時(shí)序控制電路1和接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路3由一片ALTERA公司生產(chǎn)的型號為EPF6016TC144的現(xiàn)場可編程門陣列(FPGA)芯片U1來實(shí)現(xiàn)，F(xiàn)PGA芯片U1的設(shè)計(jì)與編程采用ALTERA公司的MAX+PLUSH設(shè)計(jì)工具完成；聚焦參數(shù)存儲電路2由3片相同型號(29F40)的閃速存儲器芯片U2～U4所組成，濾波、模數(shù)轉(zhuǎn)換、緩存電路4由24個(gè)完全相同的濾波、模數(shù)轉(zhuǎn)換、緩存電路單元41所組成，圖2中只畫出一路；該電路單元41包括帶通濾波器411、A/D變換器412和緩存器413。閃速存儲器芯片U2～U4的A0～A10線腳同序號并聯(lián)后分別對應(yīng)接芯片U1的AB0～AB10腳，U2～U4的D0～D7腳依次接芯片U1的D10～D17、D20～D27、D30～D37腳；U2～U4的Vcc和/WE腳接電源，A11～A18和OE腳分別并聯(lián)接地；所述帶通濾波器411包含變壓器T、電感L、電阻R1和電容C1～C3，變壓器T初級線圈的一端與電容C1連接，另一端與模擬信號地線相連接；變壓器次級線圈的一端接電阻R和電感L，另一端電容C2和C3。A/D變換器412包含型號為AD9050的模數(shù)轉(zhuǎn)換芯片U5和電容C4～C7，芯片U5的2、8、11號腳合并后接電容C4、C5，電容C5的另一端與U5的5號腳相連接；電容C6的一端接U5的6號腳，另一端接U5的1、7和12號腳，在GND和VDD腳之間接電容C7。緩存器413采用型號為IDT7200的先進(jìn)先出存儲芯片U6。芯片U5的9和10號腳接帶通濾波電路411，芯片U5的D1～D9腳分別接芯片U6的D4～D8、D3、D2、D1、D0腳，U5的ENCODE腳與U6的/WR腳并聯(lián)后接芯片U1的SCLK端口中的一個(gè)接線腳，U5的/RD和/RS腳分別與U1的44和47號腳連接；芯片U1的48～50、45～46、F251～F254端口為B超的系統(tǒng)控制信號輸入端口，帶通濾波器411的MECHO1端接B超的模擬超聲回波信號輸出線，緩存器413的Q0～Q8腳為同相數(shù)字超聲回波信號輸出端口，接入B超加法器的信號輸入端口。
帶有相位延時(shí)的模擬超聲回波信號MECH01經(jīng)帶通濾波器411進(jìn)入A/D變換器412，以SCLK1為采樣時(shí)鐘變成數(shù)字信號送入緩存器413，然后由信號/FRD控制讀出，得到同相數(shù)字超聲回波信號DA[8..0]。在每次采樣之前由清零信號/FIORS對緩存器413進(jìn)行清零，以保證緩存器413內(nèi)數(shù)據(jù)的正確性。
在系統(tǒng)控制信號RATE，/LINEWR，DBO，/PRGATE，/RXGATE，F(xiàn)251～F254的控制下，由信號RATE，/LINEWR，DBO將超聲掃描狀態(tài)信息送入FPGA芯片U1中的時(shí)序控制電路1；芯片U1中的時(shí)序控制電路1在/PRGATE信號的控制下將接收延時(shí)初始參數(shù)從聚焦參數(shù)存儲電路2的芯片U2、U3、U4中取出送入芯片U1中的接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路3；在/RXGATE信號的控制下將接收延時(shí)動態(tài)聚集參數(shù)從聚焦參數(shù)存儲電路2中的芯片U2、U3、U4中取出送入芯片U1中的接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路3，在信號F251～F254的控制下產(chǎn)生24路帶有延時(shí)與動態(tài)聚焦信息的A/D變換器采樣時(shí)鐘SCLK1到SCLK24；同時(shí)產(chǎn)生緩存器芯片U6的讀信號/FRD與清零信號/FIORS。
本實(shí)用新型采用FLASH MEMORY存儲接收延時(shí)動態(tài)聚集參數(shù)，只要改變FLASH MEMORY中的參數(shù)，就可以實(shí)現(xiàn)各種模式的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦功能，因此從整體說是一種非常經(jīng)濟(jì)實(shí)用的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置。
與現(xiàn)有技術(shù)相比，本實(shí)用新型的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置有如下優(yōu)點(diǎn)成本低，靈活性高，適合不同檔次產(chǎn)品，尤其使全數(shù)字黑白B超得以合理成本實(shí)現(xiàn)全數(shù)字實(shí)時(shí)連續(xù)接收動態(tài)聚焦。
權(quán)利要求1.一種全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，包括時(shí)序控制電路(1)、聚焦參數(shù)存儲電路(2)、接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路(3)和濾波、模數(shù)轉(zhuǎn)換、緩存電路(4)，其特征在于時(shí)序控制電路(1)和接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路(3)由一片現(xiàn)場可編程門陣列(FPGA)芯片U1來實(shí)現(xiàn)，聚焦參數(shù)存儲電路(2)由3片相同型號的閃速存儲器芯片U2～U4所組成，濾波、模數(shù)轉(zhuǎn)換、緩存電路(4)由24個(gè)完全相同的濾波、模數(shù)轉(zhuǎn)換、緩存電路單元(41)所組成，該電路單元(41)包括帶通濾波器(411)、A/D變換器(412)和緩存器(413)；閃速存儲器芯片U2～U4的A0～A10線腳同序號并聯(lián)后分別對應(yīng)接芯片U1的AB0～AB10腳，U2～U4的D0～D7腳依次接芯片U1的D10～D17、D20～D27、D30～D37腳；U2～U4的Vcc和/WE腳接電源，A11～A18和OE腳分別并聯(lián)接地；A/D變換器(412)包含模數(shù)轉(zhuǎn)換芯片U5，緩存器(413)采用先進(jìn)先出存儲芯片U6，芯片U5的9和10號腳接帶通濾波電路(411)，芯片U5的D1～D9腳分別接芯片U6的D4～D8、D3、D2、D1、D0腳，U5的ENCODE腳與U6的/WR腳并聯(lián)后接芯片U1的SCLK端口中的一個(gè)接線腳，U5的/RD和/RS腳分別與U1的44和47號腳連接；芯片U1的48～50、45～46、F251～F254端口為B超的系統(tǒng)控制信號輸入端口，帶通濾波器(411)的MECHO1端接B超的模擬超聲回波信號輸出線，緩存器(413)的Q0～Q8腳為同相數(shù)字超聲回波信號輸出端口，接入B超加法器的信號輸入端口。
2.根據(jù)權(quán)利要求1所述的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，其特征在于所述芯片U1是型號為EPF6016TC144的現(xiàn)場可編程門陣列芯片。
3.根據(jù)權(quán)利要求1所述的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，其特征在于A/D變換器(412)的芯片U5是型號為AD9050的模數(shù)轉(zhuǎn)換芯片，芯片U5的2、8、11號腳合并后接電容C4、C5，電容C5的另一端與U5的5號腳相連接；電容C6的一端接U5的6號腳，另一端接U5的1、7和12號腳，在GND和VDD腳之間接電容C7。
4.根據(jù)權(quán)利要求1所述的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，其特征在于所述閃速存儲器芯片U2～U4的型號為29F040。
5.根據(jù)權(quán)利要求1所述的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，其特征在于所述帶通濾波器(411)包含變壓器T、電感L、電阻R1和電容C1～C3，變壓器T初級線圈的一端與電容C1連接，另一端與模擬信號地線相連接；變壓器次級線圈的一端接電阻R和電感L，另一端電容C2和C3。
6.根據(jù)權(quán)利要求1所述的全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置，其特征在于所述緩存器(413)的芯片U6是型號為IDT7200的先進(jìn)先出存儲芯片。
專利摘要一種全數(shù)字B超實(shí)時(shí)連續(xù)接收動態(tài)聚焦裝置,包括時(shí)序控制電路1、聚焦參數(shù)存儲電路2、接收動態(tài)聚焦時(shí)鐘產(chǎn)生電路3和濾波、模數(shù)轉(zhuǎn)換、緩存電路4,所述電路1和電路3由一片現(xiàn)場可編程門陣列(FPGA)芯片U1來實(shí)現(xiàn),聚焦參數(shù)存儲電路2由3片相同型號的閃速存儲器芯片U2～U4所組成。本實(shí)用新型裝置成本低,靈活性高,適合不同檔次產(chǎn)品,尤其使全數(shù)字黑白B超得以合理成本實(shí)現(xiàn)全數(shù)字實(shí)時(shí)連續(xù)接收動態(tài)聚焦。
文檔編號A61B8/00GK2387864SQ9923656
公開日2000年7月19日 申請日期1999年7月6日 優(yōu)先權(quán)日1999年7月6日
發(fā)明者黃宇星, 石光明, 胡勤軍, 易敏 申請人:開曼邁瑞醫(yī)療電子(深圳)有限公司