專利名稱：進(jìn)行電壓比較,防止電壓比較精度惡化的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別涉及防止電壓比較精度惡化的高 精度的比較電路。
背景技術(shù)：
近年，在CMOS ( Complementary Metal Oxide Semiconductor: 互 補(bǔ)金屬氧化物半導(dǎo)體)工藝方法的數(shù)字集成電路中還集成模擬電路的模 擬/數(shù)字混合集成電路正在推進(jìn)，而作為連接模擬/數(shù)字電路間的接口的模 擬/數(shù)字變換器(ADC)電路的重要性正在增加。在ADC電路中有逐次 比較型、流水線型、快閃型、EA型以及雙積分型等各種方式，但無(wú)論哪 種方式都需要電壓比較動(dòng)作，比較電路是必須的。此外，內(nèi)置于傳感器 等的CMOS模擬/數(shù)字混合集成電路中的ADC電路的分辨率有提高的趨 勢(shì)，隨之具有高精度的電壓比較精度的比較電路的必要性提高。例如，在特開(kāi)2001-189633號(hào)公報(bào)(專利文獻(xiàn)1)、特開(kāi)平11-150454 號(hào)公報(bào)(專利文獻(xiàn)2 )以及特表平9-512684號(hào)公報(bào)(專利文獻(xiàn)3 )中公 開(kāi)了在模擬/數(shù)字變換器電路等中使用的比較電路。專利文獻(xiàn)l所述的比較電路是輸出失調(diào)電壓蓄積型(OOS (Output Offset Storage)型)比較電路。即，OOS型比較電路具備放大電路、閂 鎖電路、電容器。在該OOS型比較電路中，在電壓比較動(dòng)作之前進(jìn)行放 大電路的失調(diào)電壓的補(bǔ)正動(dòng)作。即、在分別連接于放大電路的差動(dòng)輸出 上的2個(gè)電容器上蓄積與對(duì)放大電路的失調(diào)電壓上進(jìn)行增益倍數(shù)所得的 值(利得倍)對(duì)應(yīng)的電荷。而后，在電壓比較動(dòng)作中，向放大電路施加作為比較對(duì)象的2個(gè)輸 入電壓。放大電路放大2個(gè)輸入電壓并分別輸出。此時(shí)，用2個(gè)電容器 Mii大電路的輸出電壓中消除失調(diào)電壓，能夠得到不含失調(diào)電壓的電壓。放大電路的輸出電壓送到閂鎖器并變換為H電平或者L電平的邏輯電 平，作為比較結(jié)果進(jìn)行輸出?？墒?，在專利文獻(xiàn)1所述的比較電路中，當(dāng)比較電#受電壓差微 小的比較對(duì)象電壓的情況下沒(méi)有問(wèn)題，但如果比較電路接受電壓差大的 比較對(duì)象電壓，則2個(gè)電容器保持的電壓下降，失調(diào)電壓的補(bǔ)正精度惡 化。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種通過(guò)防止失調(diào)電壓的補(bǔ)正精度惡化，可 以謀求電壓比較精度的提高的半導(dǎo)體集成電路。涉及本發(fā)明的某一方面的半導(dǎo)體集成電路具備第l差動(dòng)放大電路， 具有施加第1輸入電壓的第1輸入端子、施加第2輸入電壓的第2輸入 端子、第l輸出端子以及第2輸出端子；第1電容器，具有與第l差動(dòng) 放大電路的第1輸出端子耦合的第1端子，以及第2端子；第2電容器， 具有與第1差動(dòng)放大電路的第2輸出端子耦合的第1端子，以及第2端 子；第1開(kāi)關(guān)，具有與第1電容器的第2端子耦合的第1端子，以及施 加規(guī)定電壓的第2端子，第1開(kāi)關(guān)用來(lái)切換第1端子以及第2端子的連 接以及非連接；第2開(kāi)關(guān)，具有與第2電容器的第2端子耦合的第1端 子，以及施加規(guī)定電壓的第2端子，第2開(kāi)關(guān)用來(lái)切換笫l端子以及第2 端子的連接以及非連接；第3電容器，具有與第1電容器的第2端子耦 合的第1端子，以及與第2電容器的第2端子耦合的第2端子；以及閂 鎖電路，通過(guò)對(duì)經(jīng)由第1電容器從第1差動(dòng)放大電路的第1輸出端子接 收到的電壓以及經(jīng)由第2電容器從第1差動(dòng)放大電路的第2輸出端子接 收到的電壓進(jìn)行比較，輸出表示第1輸入電壓以及第2輸入電壓的比較 結(jié)果的數(shù)字信號(hào)。此外涉及本發(fā)明的另一方面的半導(dǎo)體集成電路具備第1電容器， 具有施加第1輸入電壓的第1端子，以及第2端子；第2電容器，具有 施加第2輸入電壓的第1端子，以及第2端子；差動(dòng)放大電路，具有與 第1電容器的第2端子耦合的第1輸入端子、與第2電容器的第2端子 耦合的第2輸入端子、第l輸出端子以及第2輸出端子；第1開(kāi)關(guān)，具 有與第1電容器的第2端子耦合的第1端子，以及與差動(dòng)放大電路的第1輸出端子耦合的第2端子，第1開(kāi)關(guān)用來(lái)切換第1端子以及第2端子的 連接以及非連接；第2開(kāi)關(guān)，具有與第2電容器的第2端子耦合的第1 端子，以及與差動(dòng)放大電路的第2輸出端子耦合的第2端子，第2開(kāi)關(guān) 用來(lái)切換第1端子以及第2端子的連接以及非連接；第3電容器，具有 與差動(dòng)放大電路的第1輸入端子耦合的第1端子，以及與差動(dòng)放大電路 的第2輸入端子耦合的第2端子；以及閂鎖電路，通過(guò)對(duì)從差動(dòng)放大電 路的第1輸出端子接收到的電壓以及從差動(dòng)放大電路的笫2輸出端子接 收到的電壓進(jìn)行比較，輸出表示第1輸入電壓以及第2輸入電壓的比較 結(jié)果的數(shù)字信號(hào)。如果采用本發(fā)明，則通過(guò)防止失調(diào)電壓的補(bǔ)正精度惡化，能夠謀求 電壓比較精度的提高。本發(fā)明的上述以及其他目的、特征、形勢(shì)以及優(yōu)點(diǎn)從與附圖相關(guān)地 進(jìn)行理解的與本發(fā)明有關(guān)的以下詳細(xì)說(shuō)明書中可以明確得知。


圖l是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。 圖2是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的放大電路 Al的結(jié)構(gòu)的圖。圖3是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的閂鎖電路 Ul的結(jié)構(gòu)的圖。圖4是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的失調(diào)電壓的 補(bǔ)正動(dòng)作的圖。圖5是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的電壓比較動(dòng) 作的圖。圖6是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的動(dòng)作的波形圖。圖7是表示具備本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的ADC電 路的結(jié)構(gòu)的圖。圖8是表示ADC電路201中的DAC電路51的輸出電壓的波形圖。圖9是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的電容器 CZ1的作用的圖。圖IO是表示在本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的電容器 CZ1的外圍的輸入電容的圖。圖11是表示使用電路模擬器對(duì)從本發(fā)明的第1實(shí)施方式的半導(dǎo)體集 成電路中去除電容器CZ1的半導(dǎo)體集成電路的電壓比較動(dòng)作進(jìn)行模擬的 結(jié)果的波形圖。圖12是表示用電路模擬器對(duì)本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電 路的電壓比較進(jìn)行模擬的結(jié)果的波形圖。圖13是表示電容器CZ1的電容值和放大電路A1的失調(diào)電壓的關(guān)系 的曲線圖。圖14是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。 圖15是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的動(dòng)作的圖。 圖16是表示本發(fā)明的第3實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。 圖17是表示本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。 圖18是表示本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路的動(dòng)作的波形圖。
具體實(shí)施方式
以下，使用

本發(fā)明的實(shí)施方式。而且，在圖中相同或者相 當(dāng)部分上標(biāo)注相同符號(hào)并不重復(fù)其"^兌明。 〈第1實(shí)施方式〉結(jié)構(gòu)以及基本動(dòng)作I圖l是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。 參照?qǐng)Dl，半導(dǎo)體集成電路101是OOS型比較電路，具備放大電路 (差動(dòng)放大電路)A1;電容器(第1電容器)C1P;電容器(第2電容 器)C1N;電容器(第3電容器)CZ1;開(kāi)關(guān)S0P、 S1P;開(kāi)關(guān)(第1開(kāi) 關(guān))S2P、開(kāi)關(guān)S0N、 S1N;開(kāi)關(guān)(第2開(kāi)關(guān))S2N;閂鎖電路U1。而且， 開(kāi)關(guān)S0P S2P以及開(kāi)關(guān)S0N S2N的各個(gè)例如能夠使用1個(gè)N溝道MOS晶體管來(lái)實(shí)現(xiàn)，能夠使用1個(gè)P溝道MOS晶體管來(lái)實(shí)現(xiàn)，此外能夠4吏 用組合了 N溝道MOS晶體管以及P溝道MOS晶體管的互補(bǔ)開(kāi)關(guān)來(lái)實(shí) 現(xiàn)。開(kāi)關(guān)S0P在第1端子上施加輸入電壓Vip，第2端子與放大電路A1 的正向輸入端子(第1輸入端子)、開(kāi)關(guān)S1P的第1端子連接。開(kāi)關(guān)SON在第1端子上施加電壓Vin,第2端子與放大電路Al的 反向輸入端子(第2輸入端子)、開(kāi)關(guān)S1N的第1端子連接。電容器C1P的第1端子與放大電路A1的正向輸出端子(第1輸出 端子)連接，第2端子與電容器CZ1的第1端子、開(kāi)關(guān)S2P的第1端子、 閂鎖電路U1的正向輸入端子連接。電容器C1N的第1端子與放大電路A1的反向輸出端子(第2輸出 端子)連接，第2端子與電容器CZ1的第2端子、開(kāi)關(guān)S2N的第1端子、 閂鎖電路U1的反向輸入端子連接。在開(kāi)關(guān)S1P、 S2P、 S1N以及S2N的第2端子上施加固定電壓VDD 的1/2的電壓。開(kāi)關(guān)S0P以及SON根據(jù)控制電壓VOC0進(jìn)行接通、斷開(kāi)，即切換第 1端子以及第2端子的連接以及非連接。開(kāi)關(guān)S1P以及S1N根據(jù)控制電 壓VOC0B進(jìn)行接通、斷開(kāi)。開(kāi)關(guān)S2P以及S2N根據(jù)控制電壓VOCl進(jìn) 行接通、斷開(kāi)。以下，假定開(kāi)關(guān)S0P S2P以及開(kāi)關(guān)S0N S2N當(dāng)控制電 壓是邏輯高電平(以下，還稱為H電平)的情況下接通，在控制電壓是 邏輯低電平(以下，還稱為L(zhǎng)電平)時(shí)斷開(kāi)來(lái)進(jìn)行說(shuō)明。放大電路Al對(duì)經(jīng)由開(kāi)關(guān)S0P接收到的輸入電壓Vip以及經(jīng)由開(kāi)關(guān) SON接收到的輸入電壓Vin進(jìn)行放大后輸出。閂鎖電路U1對(duì)經(jīng)由電容器C1P M大電路Al的正向輸出端子接 收到的電壓Vmp以及經(jīng)由電容器C1N M大電路Al的反向輸出端子 接收到的電壓Vmn進(jìn)行比較，在保持表示比較結(jié)果的H電平或L電平 的數(shù)字信號(hào)的同時(shí)，作為輸出電壓VOP以及VON進(jìn)行輸出。圖2是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的放大電路 Al的結(jié)構(gòu)的圖。參照?qǐng)D2,放大電路A1是2級(jí)結(jié)構(gòu)，包含構(gòu)成前級(jí)的偏置電路ll、 差動(dòng)輸入電路12以及負(fù)載電路13,構(gòu)成后級(jí)的輸出緩沖電路14。偏置 電路ll包含電流源Ib、構(gòu)成電流反射鏡電路的P溝道MOS晶體管MPC1 以及MPC2。差動(dòng)輸入電路12包含P溝道MOS晶體管MP1以及MP2。 負(fù)載電路13包含N溝道MOS晶體管MN1 MN4。輸出緩沖電路14包 含P溝道MOS晶體管MPC3以及MPC4、 N溝道MOS晶體管MN5以 及MN6。P溝道MOS晶體管MP1的柵極相當(dāng)于放大電路Al的正向輸入端 子。P溝道MOS晶體管MP2的柵極相當(dāng)于放大電路Al的反向輸入端 子。P溝道MOS晶體管MPC3的漏極相當(dāng)于放大電路Al的正向輸出端 子。P溝道MOS晶體管MPC4的漏極相當(dāng)于放大電路A1的反向輸出端 子。在放大電路A1中，例如調(diào)整各MOS晶體管的柵極長(zhǎng)度以及柵極寬 度，使得放大電路A1的增益變成約10倍。在此，放大電路A1中的差動(dòng)輸入電路12以及負(fù)載電路13因CMOS 工藝過(guò)程的各種離散這樣主要原因，正向一側(cè)電路以及反向一側(cè)電路的 對(duì)稱性發(fā)生走樣的現(xiàn)象很多。于是，等效地變成在放大電路A1的正向輸 入端子以及反向輸入端子之一上附加了電壓源的狀態(tài)。該附加的電壓源 的電壓值相當(dāng)于放大電路A1的失調(diào)電壓。圖3表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的閂鎖電路U1 的結(jié)構(gòu)的圖。參照?qǐng)D3，閂鎖電路U1包含閂鎖電路主體21、緩沖電路22、復(fù)位 置位觸發(fā)電路(RS觸發(fā)電路)23。閂鎖電路主體21包含P溝道MOS 晶體管MP11 MP14; N溝道MOS晶體管MN11 MN18。緩沖電路22 包含反相器電路G1 G4。復(fù)位置位觸發(fā)器電路23包含NAND電路G5 以及G6。N溝道MOS晶體管MN11的柵極相當(dāng)于閂鎖電路U1的正向輸入端 子。N溝道MOS晶體管MN12的柵極相當(dāng)于閂鎖電路U1的反向輸入端 子。即，在N溝道MOS晶體管MN11以及MN12的柵極上分別施加電壓Vmp以及Vmn。P溝道MOS晶體管MP11及MP12以及N溝道MOS晶體管MN15 以及MN16根據(jù)控制電壓VLATCH開(kāi)始閂鎖動(dòng)作。P溝道MOS晶體管MP13及MP14以及N溝道MOS晶體管MN13 以及MN14構(gòu)成用于快速?zèng)Q定閂鎖電路主體21的輸出電壓的正反饋電 路。N溝道MOS晶體管MN17以及MN18在閂鎖電路Ul未進(jìn)行閂鎖 動(dòng)作時(shí)將閂鎖電路主體21的輸出電壓保持為一定。復(fù)位置位觸發(fā)電路23在保持經(jīng)由緩沖電路22接收到的閂鎖電路主 體21的輸出電壓的同時(shí)，作為電壓VOP以及VON向外部輸出。在閂鎖電路U1中，當(dāng)電壓Vmp比電壓Vmn大的情況下，電壓VOP 變成H電平并且電壓VON變成L電平，當(dāng)電壓Vmp比電壓Vmn小的 情況下電壓VOP變成L電平并且電壓VON變成H電平。[動(dòng)作圖4是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的失調(diào)電壓的 補(bǔ)正動(dòng)作的圖。圖5是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的 電壓比較動(dòng)作的圖。在此，將放大電路Al的正向一側(cè)的輸入電壓設(shè)為 VINP,將反相一側(cè)的輸入電壓設(shè)為VINN，將正向一側(cè)的輸出電壓設(shè)為 VOUTP，將反相一側(cè)的輸出電壓設(shè)為VOUTN，將放大器A1的失調(diào)電 壓設(shè)為VOS，將放大電路A1的增益設(shè)為A。放大電路Al進(jìn)行放大動(dòng)作，以滿足VOUTP-VOUTN=Ax (VINP-VINN)。其中，為了簡(jiǎn)單地說(shuō)明，假設(shè)放大電路A1進(jìn)行差動(dòng) 動(dòng)作，此外，即使放大電路A1的輸入是非平衡的，也假設(shè)放大電路A1 的輸出是平衡的。參照?qǐng)D4，在補(bǔ)正動(dòng)作中，向放大電路A1的差動(dòng)輸入以及差動(dòng)輸出 施加2.5V,即將電壓VOUTP、電壓VOUTN、電壓VINP以及電壓VINN 設(shè)置成2.5V。于是，在電容器C1P以及C1N上蓄積分別與AxVOS/2以 及-AxVOS/2對(duì)應(yīng)的電荷的即電容器C1P以及C1N保持將失調(diào)電壓VOS 進(jìn)行增益A倍后的電壓。參照?qǐng)D5，在電壓比較動(dòng)作中，如果在放大電路A1的差動(dòng)輸入上分 另，J施加2.5V+V1 (Vl是任意的電壓值)以及2.5V，則放大電路A1從差 動(dòng)輸出分別輸出2.5V+Ax (VOS+V1) /2以及2.5V-Ax (VOS+V1) /2的 電壓。在此，在補(bǔ)正動(dòng)作以及電壓比較動(dòng)作中，因?yàn)殡娙萜鰿1P的端子 間的電壓以及電容器C1N的端子間的電壓上沒(méi)有變化，所以變成 VOUTP=2.5V+AxV1/2 、 VOUTN=2.5V-AxV1/2 。圖6是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的動(dòng)作的波形圖。在時(shí)刻a中，進(jìn)行上述的失調(diào)電壓的補(bǔ)正動(dòng)作。即，將控制電壓VOC0 設(shè)定為L(zhǎng)電平，將控制電壓VOC0B設(shè)置為H電平，將控制電壓VOCl 設(shè)定為H電平。于是，通過(guò)開(kāi)關(guān)S0P以及SON斷開(kāi)，開(kāi)關(guān)SIP以及SIN 接通，并且開(kāi)關(guān)S2P以及S2N接通，由此在放大電路Al的差動(dòng)輸入以 及差動(dòng)輸出上施加VDD/2。因而，與對(duì)放大電路Al的失調(diào)電壓進(jìn)行乘 以增益得到的電壓所對(duì)應(yīng)的電荷被蓄積在電容器C1P以及C1N上。在時(shí)刻b中，將控制電壓VOC0設(shè)定為L(zhǎng)電平，將控制電壓VOC0B 設(shè)置為L(zhǎng)電平，將控制電壓VOC1設(shè)定為H電平。于是，開(kāi)關(guān)S1P以 及S1N從接通狀態(tài)轉(zhuǎn)移到斷開(kāi)狀態(tài)。即，開(kāi)關(guān)S0P以及SON是斷開(kāi)狀態(tài)， 開(kāi)關(guān)SIP以及SIN是斷開(kāi)狀態(tài)，并且開(kāi)關(guān)S2P以及S2N是接通狀態(tài)。 此時(shí)，電容器C1P以及C1N保持的放大電路A1的失調(diào)電壓確定。在時(shí)刻c中，將控制電壓VOC0設(shè)定為L(zhǎng)電平，將控制電壓VOC0B 設(shè)置為L(zhǎng)電平，將控制電壓VOC1設(shè)定為L(zhǎng)電平。于是，開(kāi)關(guān)S2P以及 S2N從接通狀態(tài)轉(zhuǎn)移到斷開(kāi)狀態(tài)。即，開(kāi)關(guān)S0P以及S0N是斷開(kāi)狀態(tài)， 開(kāi)關(guān)S1P以及S1N是斷開(kāi)狀態(tài)，并且開(kāi)關(guān)S2P以及S2N是斷開(kāi)狀態(tài)。在時(shí)刻d中，將控制電壓VOC0設(shè)定為H電平，將控制電壓VOC0B 設(shè)置為L(zhǎng)電平，將控制電壓VOC1設(shè)定為L(zhǎng)電平。于是，開(kāi)關(guān)S0P以及 S0N從斷開(kāi)狀態(tài)轉(zhuǎn)移到接通狀態(tài)。即，開(kāi)關(guān)S0P以及S0N是接通狀態(tài)， 開(kāi)關(guān)SIP以及SIN是斷開(kāi)狀態(tài)，并且開(kāi)關(guān)S2P以及S2N是斷開(kāi)狀態(tài)。 由此，半導(dǎo)體集成電路101能夠?qū)斎腚妷篤ip以及Vin進(jìn)行電壓比較 動(dòng)作。因而，在本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中，能夠M大電路A1的輸出電壓中消除失調(diào)電壓。圖7是表示具備本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的ADC電 路的結(jié)構(gòu)的圖。參照?qǐng)D7, ADC電路201是逐次比較ADC電路，具備半導(dǎo)體集成 電路IOI、 DAC (數(shù)字/模擬變換器)電路51;逐次比較寄存器電路52。 VAIN是ADC電路201的模擬輸入電壓，VREF是半導(dǎo)體集成電路101 以及DAC電路51的參考電壓，VDAC—OUT是DAC電路51的輸出電 壓。ADC電路201例如被包含在1個(gè)半導(dǎo)體集成電路中。圖8是ADC電路201中的DAC電路51的輸出電壓的波形圖。ADC電路201的動(dòng)作分為初始化動(dòng)作(時(shí)刻a)、模擬輸入電壓的 取樣動(dòng)作(時(shí)刻b )以及電壓比較動(dòng)作(時(shí)刻c以后)這3個(gè)。參照?qǐng)D8，在時(shí)刻a中，逐次比較寄存器電路52被復(fù)位，從逐次比 較寄存器電路52輸出的(n-l)位的數(shù)據(jù)全部變成0。于是，DAC電路 51輸出參考電壓VREF作為輸出電壓VDAC_OUT。此時(shí)，半導(dǎo)體集成 電路IOI進(jìn)行上述的失調(diào)電壓的補(bǔ)正動(dòng)作，從輸出電壓中消除失調(diào)電壓。在時(shí)刻b中，從外部向DAC電路51輸出模擬電壓VAIN， DAC電 路51的輸出電壓VDAC—OUT變成VREF-VAIN。在時(shí)刻c中，作為第1次的比較動(dòng)作將DAC電路51的最高位位設(shè) 定為初始值1 ，將位(bn-2 ) ~ (b0 )設(shè)定為0。如果將DAC電路51從逐次比較寄存器電路52接收的(n-l)位數(shù) 據(jù)設(shè)置成b0~bn-l,貝，j DAC電路51的輸出電壓VDAC一OUT用以下的 式子表示。[式l<formula>formula see original document page 13</formula>在時(shí)刻c中，最高位位(bn-l)是l，因?yàn)槲?bn-2) ~ (b0)是0， 所以DAC電路51的輸出電壓VDAC—OUT用以下的式子表示。VDAC一OUT-VREF-VAIN+VREF/2半導(dǎo)體集成電路101對(duì)該輸出電壓VDAC一OUT和參考電壓VREF 進(jìn)行比較，將比較結(jié)果向逐次比較寄存器電路52輸出。逐次比較寄存器電路52在輸出電壓VDAC_OUT比參考電壓VREF 小的情況下，將輸出數(shù)據(jù)的最高位的位(bn-l)決定為1并轉(zhuǎn)移到下一 比較動(dòng)作。另一方面，逐次比較寄存器電路52當(dāng)輸出電壓VDAC—OUT 比參考電壓VREF大的情況下，將輸出數(shù)據(jù)的最高位位(bn-l)決定為 0并轉(zhuǎn)移到下一比較動(dòng)作。在此，如圖8所示，因?yàn)檩敵鲭妷篤DAC一OUT 比參考電壓VREF大，所以逐次比較寄存器電路52將輸出數(shù)據(jù)的最高位 位(bn-l)決定為0。逐次比較寄存器電路52在時(shí)刻d以后也同樣地進(jìn)行比較動(dòng)作，直到 輸出數(shù)據(jù)的最低位位(b0)為止來(lái)決定值。即，在時(shí)刻d中輸出數(shù)據(jù)的 位(bn-2)被決定為1，在時(shí)刻e中輸出數(shù)據(jù)的位(bn-3)被決定為0。 因而，在輸出電壓VDAC—OUT剛賴最大限定)沒(méi)有超過(guò)參考電壓VREF 的狀態(tài)下逐次比較動(dòng)作結(jié)束。從直到最低位的位(b0)為止決定了時(shí)的 逐次比較寄存器電路52輸出的(n-l)位的數(shù)據(jù)變成將模擬電壓VAIN 變換為數(shù)字值后所得的值。在此，再次參照?qǐng)D4以及圖5，當(dāng)作為半導(dǎo)體集成電路101的差動(dòng)輸 入電壓的電壓VINP以及電壓VINN的差小的情況下，上述的失調(diào)電壓 的補(bǔ)正動(dòng)作正常地進(jìn)行。但是，當(dāng)電壓VINP以及電壓VINN的差大的 情況下，從電容器C1P以及C1N輸出相當(dāng)于放大電路A1的輸出振幅的 邊緣分量的脈沖形電流。該脈沖形電流從電容器C1P向在電壓比較動(dòng)作 中是斷開(kāi)狀態(tài)的開(kāi)關(guān)S2P的寄生電容流動(dòng)，此外，從在電壓比較動(dòng)作中 是斷開(kāi)狀態(tài)的開(kāi)關(guān)S2N的寄生容量向電容器C1N流動(dòng)。由于脈沖形電流 流動(dòng)，電容器C1P以及C1N保持的失調(diào)電壓降低，用于補(bǔ)正放大電路 Al的失調(diào)電壓的電壓丟失。再次參照?qǐng)D7,即使在ADC電路201中也觀察有同樣的現(xiàn)象。電容器C1P以及C1N保持的失調(diào)電壓降低的時(shí)刻主要是圖8所示 的時(shí)刻b、即對(duì)模擬電壓VAIN進(jìn)行取樣的時(shí)刻。參照?qǐng)D8， DAC電路51的輸出電壓VDAC—OUT在從時(shí)刻a向b 轉(zhuǎn)移時(shí)從參考電壓VREF急速變化為VREF-VAIN，其后，在從時(shí)刻b 向c轉(zhuǎn)移時(shí)從VREF-VAIN變成VREF-VAIN+VREF/2。在此，因?yàn)樵贒AC電路51的輸出上連接有半導(dǎo)體集成電路101的 輸入，所以在時(shí)刻b中的2個(gè)急速的電壓變化的時(shí)刻中，半導(dǎo)體集成電 路101的失調(diào)電壓補(bǔ)正能力惡化。當(dāng)向半導(dǎo)體集成電路101輸出了圖8所示的輸出電壓VDAC_OUT 的情況下，在放大電路A1的輸出一側(cè)上產(chǎn)生約10mV的失調(diào)電壓。即， 在ADC電路201的動(dòng)作中安裝在ADC電路201上的半導(dǎo)體集成電路IOI 的電壓比較精度惡化。以下，說(shuō)明解決上述問(wèn)題的本發(fā)明的第1實(shí)施方式中的半導(dǎo)體集成 電路中的結(jié)構(gòu)。圖9是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的電容器 CZ1的作用的圖。圖10是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中的電容器 CZ1的外圍的輸入電容的圖。半導(dǎo)體集成電路101當(dāng)作為差動(dòng)輸入電壓接收到圖9所示那樣的脈 沖形的輸入電壓Vip以及比較用的輸入電壓Vin的情況下，從電容器CIP 以及C1N輸出相當(dāng)于脈沖形的輸入電壓Vip的邊緣分量的脈沖形電流 IPLSP以及IPLSN。但是，在本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中，電容器CZl 進(jìn)行充電與脈沖形電流對(duì)應(yīng)的電荷。更詳細(xì)地說(shuō)，從電容器CIP以及 C1N分別輸出的脈沖形電流的極性始終相反，因?yàn)榱魅氲诫娙萜鰿Z1的 兩端子，所以電容器CZ1能夠吸收脈沖形電流。在此，如果將電容器 CZ1的電容和閂鎖電路U1的輸入電容CU1P以及CU1N、開(kāi)關(guān)S2P的 輸入電容CSIP以及開(kāi)關(guān)S2N的輸入電容CSIN的合計(jì)值相比i殳置成充 分大時(shí)，則由脈沖形電流產(chǎn)生的電容器CZ1的端子間電壓變得極其小。 即，從電容器C1P以及C1N流出的電荷經(jīng)由閂鎖電路U1、開(kāi)關(guān)S2P以 及開(kāi)關(guān)S2N流入到地以及電源的量減少，在電容器CZ1的兩端子上不產(chǎn)生多余的DC偏置。即，脈沖形電流因電容器CZ1而變化為同相分量。而且，脈沖電流并不只流向電容器CZ1，而且還流向閂鎖電路Ul 的輸入電容CU1P以及CU1N、開(kāi)關(guān)S2P的輸入電容CS1P以及開(kāi)關(guān)S2N 的輸入電容CS1N。但是，如果增大電容器CZ1的電容，則將流入到閂 鎖電路Ul的輸入電容CU1P以及CU1N、開(kāi)關(guān)S2P的輸入電容CS1P 以及開(kāi)關(guān)S2N的輸入電容CS1N的電流即電荷與不具備電容器CZ1的半 導(dǎo)體集成電路101的構(gòu)成相比，能夠大幅度減少。因而，在本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中，能夠防止電 容器C1P以及C1N保持的失調(diào)電壓降低，能夠防止失調(diào)電壓的補(bǔ)正精 度的惡化，能夠謀求電壓比較精度的提高。即，在本發(fā)明的第1實(shí)施方 式的半導(dǎo)體集成電路中，能夠用極其高的精度實(shí)現(xiàn)電壓放大動(dòng)作。通常，如果在內(nèi)置于比較電路中的放大電路的輸出一側(cè)上連接電容 器，則因?yàn)楸容^電路的頻率特性惡化，所以這種結(jié)構(gòu)如果沒(méi)有將取樣以 及保持動(dòng)作組裝到比較電路中等用途，則將不被釆用。即，可以說(shuō)本領(lǐng) 域技術(shù)人員難以容易地想到半導(dǎo)體集成電路101具備電容器CZ1的結(jié) 構(gòu)。在此，在專利文獻(xiàn)2所述的比較電路中，因?yàn)閷⑷右约氨３謩?dòng)作 組裝到比較電路中，所以將把一個(gè)端子與偏置電壓連接的2個(gè)電容器分 別連接在差動(dòng)放大器(放大電路)之間的差動(dòng)線路上。但是，在這種結(jié) 果中，用于補(bǔ)正放大電路的失調(diào)電壓將被丟失。因而，即使在專利文獻(xiàn) 2所述的比較電路中也知道有用的結(jié)構(gòu)是如本發(fā)明的第1實(shí)施方式的半 導(dǎo)體集成電路那樣具備電容器CZ1。圖ll是表示用電路模擬器對(duì)從本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成 電路中除去了電容器CZ1的半導(dǎo)體集成電路的電壓比較動(dòng)作進(jìn)行模擬的 結(jié)果的波形圖。參照?qǐng)D11，首先，增大該半導(dǎo)體集成電珞接收到的差動(dòng)輸入電壓的 電壓差。即在25us 33us期間中將用2V的矩形波表示的電壓差作為差動(dòng) 輸入電壓提供給該接著，在41us 49us期間將輸入電壓Vip以及Vin分別設(shè)定為 5V+76uV以及5V，在49us 57us的期間將輸入電壓Vip以及Vin分別 設(shè)定為5V-76uV以及5V。通過(guò)在41us~49us的期間以及49us~57us的期 間分別將電壓VLATCH從L電平設(shè)置成H電平，所以該半導(dǎo)體集成電 路進(jìn)行電壓比較動(dòng)作。在不具備電容器CZ1的該半導(dǎo)體集成電路中，在41us 49us的期間 中，盡管輸入電壓Vip比輸入電壓Vin小，但閂鎖電路U1的輸出電壓 V叩變成H電平，輸出電壓Von變成L電平，得到錯(cuò)誤的電壓比較結(jié)果。圖12是表示使用電路模擬器對(duì)本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成 電路的電壓比較動(dòng)作進(jìn)行模擬的結(jié)果的波形圖。參照?qǐng)D12，半導(dǎo)體集成電路101的輸入電壓和圖ll相同。在本發(fā)明 的第1實(shí)施方式的半導(dǎo)體集成電路中，在41us 49us的期間以及 49us 57us的期間得到正確的電壓比較結(jié)果。因而，在本發(fā)明的第1實(shí)施 方式的半導(dǎo)體集成電路中，至少能夠?qū)崿F(xiàn)76uV的判定精度。圖13是表示電容器CZ1的電容值和放大電路A1的失調(diào)電壓的關(guān)系 的曲線圖。圖13表示在除去電容器CZ1的情況、即電容器CZ1的電容 值是0pF的情況，和將電容器CZ1的電容值從0.5pF掃到6.5pF的情況 中的在半導(dǎo)體集成電路IOI中發(fā)生的失調(diào)電壓。當(dāng)電容器CZ1的電容值大于等于1.2pF的情況下，可以正確地進(jìn)行 作為目標(biāo)值的5V+76uV與5V的差動(dòng)輸入電壓比較動(dòng)作。此外，因?yàn)殡?容器C1P以及C1N設(shè)定在5pF,所以知道從電容器CZ1是5pF的情況 開(kāi)始失調(diào)電壓急速減少。另一方面，如果使電容器CZ1的電容值過(guò)大， 因?yàn)榉糯箅娐稟1的增益的減少量增大，所以將發(fā)生誤判定。因而，如果將電容器CZ1的電容值設(shè)置成CZ1，將電容器C1P的 電容值設(shè)置成C1P，則電容器CZ1的下限考慮放大電路A1的失調(diào)電壓， 用C1P^CZ1表示。這是因?yàn)樵陔娙萜鰿1P以及C1N中發(fā)生的電荷能夠 用具有大于等于電容器C1P以及C1N的電容值的電容的電容器進(jìn)行吸 收的緣故。此外，因?yàn)殡娙萜鰿1P以及C1N的電容值相等，所以由電容器CZ1產(chǎn)生的放大電路A1的增益的衰減比a，用a-ClP/(2xClP+CZl)表示。 在此，將放大電路A1的放大力消失了的點(diǎn)認(rèn)為是電容器CZ1的臨界點(diǎn)， 如果將放大電路A1的增益設(shè)置成A，則需要滿足axASl這一關(guān)系。因 而，電容器CZ1的最大值用CZl^(A-2)xCPl表示。其中，必須A〉2。 如上所述，電容器CZ1的設(shè)定范圍用ClP^CZl^(A-2)xClP表示。 其中，當(dāng)電容器CZ1的電容值大的情況下，因?yàn)榉糯箅娐稟1的頻率特 性以及應(yīng)答速度惡化，所以希望電容器CZ1的電容值是接近電容器C1P 的電容值的值。在此，在專利文獻(xiàn)3所述的比較電路中，涉M大電路的輸出的設(shè) 計(jì)項(xiàng)目只是使用了二極管連接的P溝道MOS晶體管的輸出電壓振幅的 限制。因而，在專利文獻(xiàn)3所述的比較電路中，當(dāng)差動(dòng)輸入電壓的電壓 差大的情況下，因?yàn)楸３址糯箅娐稟1的失調(diào)電壓的電容器的電荷丟失， 所以比較電路的電壓補(bǔ)正精度惡化。此外，專利文獻(xiàn)l所述的比較電路的結(jié)構(gòu)是在用于消除差動(dòng)輸入用 的MOS晶體管的柵極以及漏極之間的電容的補(bǔ)償電流生成電路中的2 個(gè)MOS晶體管的輸出之間設(shè)置電容器。因而，專利文獻(xiàn)1所述的比較 電路并不是利用從差動(dòng)放大電路的輸出級(jí)中的2個(gè)MOS晶體管輸出反 相的脈沖形電流的現(xiàn)象的電路，是和本發(fā)明的第1實(shí)施方式的半導(dǎo)體集 成電路完全不同?？墒牵趯＠墨I(xiàn)1所述的比較電路中，如果接收電壓差大的比較 對(duì)象電壓，則2個(gè)電容器保持的電壓降低，失調(diào)電壓的補(bǔ)正精度惡化。 但是，在本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路中，在放大電路Al的正向輸出端子以;s^向輸出端子之間具備電容器CZ1。通過(guò)這種結(jié)構(gòu)，能夠防止從保持用于補(bǔ)正失調(diào)電壓的電壓的電容器流動(dòng)的脈沖形電流流 向地以及電源等中的現(xiàn)象。因而，在本發(fā)明的笫1實(shí)施方式的半導(dǎo)體集 成電路中，能夠防止失調(diào)電壓的補(bǔ)正精度惡化，能夠謀求電壓比較精度 的提高。以下，用

本發(fā)明的另一實(shí)施方式。而且，在圖中相同或者 相當(dāng)部分上標(biāo)注相同符號(hào)并省略詳細(xì)說(shuō)明。〈第2實(shí)施方式〉本實(shí)施方式涉及和第1實(shí)施方式的半導(dǎo)體集成電路相比將放大電路 的級(jí)數(shù)設(shè)置成多級(jí)的半導(dǎo)體集成電路。除以下說(shuō)明的內(nèi)容以外都和第1 實(shí)施方式的半導(dǎo)體集成電路相同。圖14是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。參照?qǐng)D14，半導(dǎo)體集成電路102是OOS型比較電路，具備放大部 61~64、閂鎖電路U1。放大電路61包含放大電路Al (第1差動(dòng)放大 電路)A1;反相器電路Gll以及G12;電容器(第1電容器)C1P;電 容器(第2電容器)C1N;電容器(第3電容器)CZ1;開(kāi)關(guān)S0P、 S1P; 開(kāi)關(guān)(第1開(kāi)關(guān))S2P;開(kāi)關(guān)S0N、 S1N;開(kāi)關(guān)(第2開(kāi)關(guān))S2N。放大 部62包含放大電路(第2差動(dòng)放大電路)A2;電容器(第4電容器) C2P;電容器(第5電容器)C2N;開(kāi)關(guān)(第3開(kāi)關(guān))S3P;開(kāi)關(guān)(第4 開(kāi)關(guān))S3N。放大部63包含放大電路A3;電容器C3P;電容器C3N; 開(kāi)關(guān)S4P;開(kāi)關(guān)S4N。放大部64包含放大電路A4;電容器C4P;電容 器C4N;開(kāi)關(guān)S5P;開(kāi)關(guān)S5N。在放大部61中，開(kāi)關(guān)S0P在第1端子上施加輸入電壓Vip，笫2端 子與放大電路Al的正向輸入端子(第1輸入端子)、開(kāi)關(guān)S1P的第1 端子相連接。開(kāi)關(guān)SON在第1端子上施加輸入電壓Vin，第2端子和放大電路Al 的反向輸入端子(第2輸入端子)、開(kāi)關(guān)S1N的第1端子相連接。電容器C1P將第1端子與放大電路A1的正向輸出端子(第l輸出 端子)連接，第2端子和電容器CZ1的第1端子、開(kāi)關(guān)S2P的笫1端子 連接。電容器C1N將第1端子與放大電路A1的反向輸出端子連接，第2 端子與電容器CZ1的第2端子、開(kāi)關(guān)S2N的第1端子連接。在開(kāi)關(guān)S1P、 S2P、 S1N以及S2N的第2端子上施加固定電壓VDD 的1/2的電壓。反相器電路Gll以及G12將控制電壓VOC0的邏輯電平反轉(zhuǎn)輸出。 開(kāi)關(guān)S0P以及SON根據(jù)用反相器電路Gll以及G12進(jìn)行了邏輯電平反轉(zhuǎn)的控制電壓VOC0進(jìn)行接通、斷開(kāi)、即切換第1端子以及第2端 子的連接以及非連接。開(kāi)關(guān)S1P以及S1N根據(jù)控制電壓VOC0進(jìn)行接通、 斷開(kāi)。開(kāi)關(guān)S2P以及S2N根據(jù)控制電壓VOCl進(jìn)行接通、斷開(kāi)。以下， 假設(shè)開(kāi)關(guān)S0P S2P以及開(kāi)關(guān)S0N S2N等的開(kāi)關(guān)當(dāng)控制電壓是H電平的 情況下接通，當(dāng)控制電壓是L電平的情況下是斷開(kāi)而進(jìn)行說(shuō)明，。放大電路Al對(duì)經(jīng)由開(kāi)關(guān)S0P接收到的輸入電壓Vip以及經(jīng)由開(kāi)關(guān) SON接收到的輸入電壓Vin進(jìn)行放大并輸出。在放大部62中，放大電路A2將正向輸入端子與電容器C1P的第2 端子耦合，將反向輸入端子與電容器C1N的第2端子耦合。電容器C2P將第1端子與放大電路A2的正向輸出端子連接，將第 2端子與開(kāi)關(guān)S3P的第1端子連接。電容器C2N將第1端子與放大電路 A2的反向輸出端子連接，將第2端子與開(kāi)關(guān)S3N的第1端子連接。在開(kāi)關(guān)S3P以及S3N的第2端子上施加固定電壓VDD的1/2的電 壓。開(kāi)關(guān)S3P以及S3N根據(jù)控制電壓VOC2進(jìn)行接通、斷開(kāi)。放大電路A2對(duì)經(jīng)由電容器C1P從it大電路Al的正向輸出端子接 收到的電壓以及經(jīng)由電容器C1N l故大電路Al的反向輸出端子接收到 的電壓進(jìn)行放大輸出。在放大部63中，放大電路A3將正向輸入端子與電容器C2P的第2 端子耦合，將反向輸入端子與電容器C2N的第2端子耦合。電容器C3P將第1端子與放大電路A3的正向輸出端子連接，將第 2端子與開(kāi)關(guān)S4P的第1端子連接。電容器C3N將第1端子與放大電路 A3的反向輸出端子連接，將第2端子與開(kāi)關(guān)S4N的第l端子連接。在開(kāi)關(guān)S4P以及S4N的第2端子上施加固定電壓VDD的1/2的電 壓。開(kāi)關(guān)S4P以及S4N根據(jù)控制電壓VOC3接通、斷開(kāi)。放大電路A3對(duì)經(jīng)由電容器C2P M大電路A2的正向輸出端子接 收到的電壓以及經(jīng)由電容器C2N從放大電路A2的反向輸出端子接收到 的電壓進(jìn)行放大后輸出。在放大部64中，放大電路A4將正向輸入端子與電容器C3P的第2 端子耦合，將反向輸入端子與電容器C3N的第2端子耦合。電容器C4P將第1端子與放大電路A4的正向輸出端子連接，將第 2端子與開(kāi)關(guān)S5P的第1端子連接。電容器C4N將第1端子與放大電路 A4的反向輸出端子連接，將第2端子與開(kāi)關(guān)S5N的第l端子連接。在開(kāi)關(guān)S5P以及S5N的第2端子上施加固定電壓VDD的1/2的電 壓。開(kāi)關(guān)S5P以及S5N根據(jù)控制電壓VOC4接通、斷開(kāi)。放大電路A4對(duì)經(jīng)由電容器C3P從放大電路A3的正向輸出端子接 收到的電壓以及經(jīng)由電容器C3N從放大電路A3的反向輸出端子接收到 的電壓進(jìn)行放大后輸出。閂鎖電路Ul對(duì)經(jīng)由電容器C4P M大電路4A的正向輸出端子接 收到的電壓Vmp以及經(jīng)由電容器C4N從放大電路A4的反向輸出端子 接收到的電壓Vmn進(jìn)行比較，在保持表示比較結(jié)果的H電平或者L電 平的數(shù)字信號(hào)的同時(shí)，作為輸出電壓VOP以及VON來(lái)輸出。圖15是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的動(dòng)作的波形圖。在時(shí)刻a中，和本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路一樣，進(jìn) 行放大電路A1的失調(diào)電壓的補(bǔ)正動(dòng)作。即，將控制電壓VOC0 VOC4 設(shè)定在H電平，將控制電壓VLATCH設(shè)定為L(zhǎng)電平。于是，開(kāi)關(guān)S0P 以及S0N斷開(kāi)，開(kāi)關(guān)S1P S5P接通，開(kāi)關(guān)S1N S5N接通。此時(shí)，在放 大電路Al的差動(dòng)輸入以及差動(dòng)輸出上施加VDD/2。因而，與對(duì)放大電 路Al的失調(diào)電壓經(jīng)過(guò)增益倍數(shù)后得到的電壓對(duì)應(yīng)的電荷被蓄積在電容 器C1P以及C1N中。在時(shí)刻b中，將控制電壓VOC1設(shè)定為L(zhǎng)電平，將控制電壓VOC0 以及VOC2 VOC4設(shè)定為H電平，將控制電壓VLATCH設(shè)定為L(zhǎng)電平。 于是，開(kāi)關(guān)S2P以及S2N從接通狀態(tài)向斷開(kāi)狀態(tài)轉(zhuǎn)移。即，開(kāi)關(guān)S0P、 S0N、 S2P以及S2N是斷開(kāi)狀態(tài)，開(kāi)關(guān)S1P、 S3P S5P是接通狀態(tài)，開(kāi) 關(guān)S1N、 S3N S5N是接通狀態(tài)。此時(shí)，電容器C1P以及C1N保持的放 大電路A1的失調(diào)電壓確定。在時(shí)刻c中，將控制電壓VOC1以及VOC2設(shè)定為L(zhǎng)電平，將控制 電壓VOC0、 VOC3以及VOC4設(shè)定為H電平，將控制電壓VLATCH設(shè)定為L(zhǎng)電平。于是，開(kāi)關(guān)S3P以及S3N從接通狀態(tài)轉(zhuǎn)移到斷開(kāi)狀態(tài)， 即，S0P、 S0N、 S2P、 S2N、 S3P以及S3N是斷開(kāi)狀態(tài)，開(kāi)關(guān)S1P、 S4P 以及S5P是接通狀態(tài)，開(kāi)關(guān)S1N、 S4N以及S5N是接通狀態(tài)。此時(shí)，電 容器C2P以及C2N保持的放大電路A2的失調(diào)電壓確定。在時(shí)刻d中，將控制電壓VOCl VOC3設(shè)定為L(zhǎng)電平，將控制電壓 VOC0以及VOC4設(shè)定為H電平，將控制電壓VLATCH設(shè)定為L(zhǎng)電平。 于是，將開(kāi)關(guān)S4P以及S4N從接通狀態(tài)轉(zhuǎn)移到斷開(kāi)狀態(tài)。即，開(kāi)關(guān)S0P、 S0N、 S2P S4P以及S2N S4N是斷開(kāi)狀態(tài)，開(kāi)關(guān)S1P以及S5P是接通狀 態(tài)，開(kāi)關(guān)S1N以及S5N接通狀態(tài)。此時(shí)，電容器3CP以及C3N保持的 放大電路A3的失調(diào)電壓確定。在時(shí)刻e中，將控制電壓VOCl VOC4設(shè)定為L(zhǎng)電平，將控制電壓 VOC0設(shè)定為H電平，將控制電壓VLATCH設(shè)定為L(zhǎng)電平。于是，開(kāi) 關(guān)S5P以及S5N從接通狀態(tài)轉(zhuǎn)移到斷開(kāi)狀態(tài)。即，開(kāi)關(guān)S0P、 S0N、 S2P S5P以及S2N S5N是斷開(kāi)狀態(tài)，開(kāi)關(guān)S1P是接通狀態(tài)，開(kāi)關(guān)S1N 是接通狀態(tài)。此時(shí)，電容器C4P以及C4N保持的放大電路A4的失調(diào)電 壓確定。在時(shí)刻f中，將控制電壓VOC0 VOC4設(shè)定為L(zhǎng)電平，將控制電壓 VLATCH設(shè)定為H電平。于是，開(kāi)關(guān)S1P以及S1N從接通狀態(tài)轉(zhuǎn)移到 斷開(kāi)狀態(tài)，并且開(kāi)關(guān)S0P以及S0N從斷開(kāi)狀態(tài)轉(zhuǎn)移到接通狀態(tài)。即，開(kāi) 關(guān)S1P S5P以及S1N S5N是斷開(kāi)狀態(tài)，開(kāi)關(guān)S0P以及SON是接通狀態(tài)。 由此，半導(dǎo)體集成電路102能夠針對(duì)輸入電壓Vip以及Vin進(jìn)行電壓比 較動(dòng)作。因而，在本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路中，能夠M大 電路A1 A4的輸出電壓分別消除放大電路A1 A4的失調(diào)電壓。在此，在OOS型比較電路中， 一般增大每個(gè)放大部以;5U改大電路的 增益是困難的。這是因?yàn)橹粚?duì)放大電路自身的失調(diào)電壓進(jìn)行放大，有輸 出電壓飽和的情況的原因。但是，在本發(fā)明的第2實(shí)施方式的半導(dǎo)體集 成電路中，利用將放大電路的級(jí)數(shù)設(shè)置多級(jí)的結(jié)構(gòu)，能夠緩和在閂鎖電 路U1中的電壓比較的判定條件，與本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路相比，能夠進(jìn)一步謀求半導(dǎo)體集成電路的電壓比較角度的提高。而且，半導(dǎo)體集成電路102是具備4個(gè)放大部的結(jié)構(gòu)，但并不限于 此，可以設(shè)置成具有任意個(gè)數(shù)放大部的結(jié)構(gòu)。在此，例如如果在時(shí)刻b中將控制電壓VOCl從H電平改變?yōu)長(zhǎng)電 平，則在放大部61中的補(bǔ)正動(dòng)作結(jié)束。此時(shí)，在開(kāi)關(guān)S2P以及S2N中 發(fā)生電荷注入，即，在開(kāi)關(guān)S2P以及S2N中進(jìn)行電荷充放電。于是，從 放大電路A2輸出包含有因電荷注入引^生的電壓的電壓。但是，在本 發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路中，在時(shí)刻b的下一時(shí)刻c中將 控制電壓VOC2從H電平變換為L(zhǎng)電平，讓放大部62中的補(bǔ)正動(dòng)作結(jié) 束。通過(guò)這樣的結(jié)構(gòu)，能夠在電容器C2P以及C2N中保持消除放大電 路A2自身的失調(diào)電壓、并且消除來(lái)自與在開(kāi)關(guān)S2P以及S2N中的電荷 注入對(duì)應(yīng)的放大電路A2的電壓那樣的電壓。此外，對(duì)在時(shí)刻d中的放 大部63以及在時(shí)刻e中的放大部64也能夠得到同樣的效果。因而，在 本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路中，與本發(fā)明的第1實(shí)施方式 的半導(dǎo)體集成電路相比，進(jìn)一步能夠謀求提高半導(dǎo)體集成電路的電壓比較精度。以下，使用

本發(fā)明的另一實(shí)施方式。而且，在圖中相同或 者相當(dāng)部分上附加同 一符號(hào)并不重復(fù)其"i兌明。 〈第3實(shí)施方式〉本實(shí)施方式涉及設(shè)置成在第2種實(shí)施方式的半導(dǎo)體集成電路中的各 放大部中具備脈沖形電流應(yīng)對(duì)用的電容器的結(jié)構(gòu)的半導(dǎo)體集成電路。除 以下說(shuō)明的內(nèi)容以外與第2實(shí)施方式的半導(dǎo)體集成電路都是一樣的。圖16是表示本發(fā)明第3實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。參照?qǐng)D16，半導(dǎo)體集成電路103是OOS型比較電路，具備放大部 71~74、閂鎖電路U1。放大部71是和放大部61 —樣的結(jié)構(gòu)。放大部72~74 和本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路中的放大部62~64相比較， 還分別包含電容器CZ2 CZ4。在放大部72中，電容器(第6的電容器)CZ2將第1端子與電容器 C2P的第2端子耦合，第2端子與電容器C2N的第2端子耦合。在放大部73中，電容器CZ3將第1端子與電容器C3P的第2端子耦合，第2 端子與電容器C3N的第2端子耦合。放大部74中，電容器CZ4將第1 端子與電容器C4P的第2端子耦合，第2端子與電容器C4N的第2端 子耦合。表示半導(dǎo)體集成電路103的動(dòng)作的波形圖和表示涉及本發(fā)明的第2 實(shí)施方式的半導(dǎo)體集成電路的動(dòng)作的波形圖的圖15 —樣。即，電容器 CZ2 CZ4以外的半導(dǎo)體集成電路103的動(dòng)作因?yàn)楹蜕婕氨景l(fā)明的第2實(shí) 施方式的半導(dǎo)體集成電路的動(dòng)作一樣，所以在此不重復(fù)詳細(xì)說(shuō)明。本發(fā)明的第3實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)是在第2級(jí)以后的 放大部72 74中包含電容器CZ2 CZ4，即在各放大部中進(jìn)行當(dāng)放大部的 差動(dòng)輸入電壓的振幅差大的情況下的對(duì)策。通過(guò)這樣結(jié)構(gòu)，即j吏是在某 一放大電路電壓快速被再生，從放大電路輸出振幅急劇變化的電壓的情 況下，也能夠不丟失在下一級(jí)的放大部中用于補(bǔ)正放大電路的失調(diào)電壓 的電壓，而放大從前級(jí)的放大部接收到的電壓并進(jìn)一步傳遞到下一級(jí)的 放大部。此外，在本發(fā)明的第3實(shí)施方式的半導(dǎo)體集成電路中，即4吏某一放 大部的輸出電壓飽和而變成了矩形波形的情況下，在后級(jí)的放大部中放 大電路的失調(diào)電壓的補(bǔ)正精度也不會(huì)惡化。因而，在本發(fā)明的第3實(shí)施 方式的半導(dǎo)體集成電路中，和本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路 相比，能夠進(jìn)一步謀求半導(dǎo)體集成電路的電壓比較精度的提高。以下，用

本發(fā)明的另一實(shí)施方式。而且，在圖中相同或者 相當(dāng)部分上標(biāo)注相同符號(hào)并且不重復(fù)其說(shuō)明。 〈第4實(shí)施方式〉本實(shí)施方式涉及和第1實(shí)施方式的半導(dǎo)體集成電路不同類型的半導(dǎo) 體集成電路。除以下說(shuō)明的內(nèi)容以外和第1實(shí)施方式的半導(dǎo)體集成電路 都一樣。圖17是表示本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)的圖。 參照?qǐng)D17，半導(dǎo)體集成電路104是輸入失調(diào)電壓蓄積型(IOS( Input Offset Storage )型)比較電路，具備放大電路(差動(dòng)放大電路)All;反相器電路G21以及G22;電容器(第1電容器)C11P;電容器(第2 電容器)C11N;電容器(第3電容器)CZ11;開(kāi)關(guān)S10P、 S11P;開(kāi)關(guān) (第1開(kāi)關(guān))S12P;開(kāi)關(guān)S10N、 S11N;開(kāi)關(guān)(第2開(kāi)關(guān))S12N;閂鎖 電路Ull。而且，開(kāi)關(guān)S10P S12P以及開(kāi)關(guān)S10N S12N各個(gè)例如能夠 用1個(gè)N溝道MOS晶體管實(shí)現(xiàn)，能夠用1個(gè)P溝道MOS晶體管實(shí)現(xiàn)， 此外，能夠用組合了 N溝道MOS晶體管以及P溝道MOS晶體管的互 補(bǔ)開(kāi)關(guān)實(shí)現(xiàn)。開(kāi)關(guān)S10P在第1端子上施加輸入電壓Vip，將第2端子與電容器 C11P的第1端子、開(kāi)關(guān)S11P的第1端子連接。開(kāi)關(guān)S10N在第1端子上施加輸入電壓Vin，將第2端子與電容器 C11N的第1端子、開(kāi)關(guān)S11N的第1端子連接。放大電路All將正向輸入端子(第1輸入端子)與電容器C11P的 第2端子、開(kāi)關(guān)S12P的第1端子、電容器CZ11的第1端子連接，將反 向輸入端子(第2輸入端子)和電容器C11N的第2端子、開(kāi)關(guān)S12N的 第1端子、電容器CZll的第2端子連接。此外，放大電路A11將正向 輸出端子(第1輸出端子)與開(kāi)關(guān)S12P的第2端子、閂鎖電路Ull的 正向輸入端子連接，將反向輸出端子(第2輸出端子)與開(kāi)關(guān)S12N的 第2端子、閂鎖電路Ull的反向輸入端子連接。在開(kāi)關(guān)S11P以及S11N的第2端子上施加固定電壓VDD的1/2的 電壓。反相電路G21以及G22將控制電壓VOC10的邏輯電平反轉(zhuǎn)并輸出。 開(kāi)關(guān)S10P以及S10N根據(jù)用反相器電路G21以及G22進(jìn)行邏輯電 平反轉(zhuǎn)的控制電壓VOC10進(jìn)行接通、斷開(kāi)。開(kāi)關(guān)S11P以及S11N根據(jù) 控制電壓VOC10進(jìn)行接通、斷開(kāi)。開(kāi)關(guān)S12P以及S12N根據(jù)控制電壓 VOC11進(jìn)行接通、斷開(kāi)。以下，假定開(kāi)關(guān)S10P S12P以及開(kāi)關(guān)S10N S12N 在控制電壓是H電平的情況下接通，在控制電壓是L電平的情況下斷開(kāi) 來(lái)進(jìn)行說(shuō)明。放大電路A11對(duì)經(jīng)由開(kāi)關(guān)S10P以及電容器C11P接收到的輸入電壓 Vip以及經(jīng)由開(kāi)關(guān)S10N以及電容器C11N接收到的輸入電壓Vin進(jìn)行放大后輸出。閂鎖電路Ull對(duì)v^故大電路All的正向輸出端子接收到的電壓Vmp 以及經(jīng)由電容器C11N M大電路All的反向輸出端子接收到的電壓 Vmn進(jìn)行比較，在保持表示比較結(jié)果的H電平或者L電平的數(shù)字信號(hào) 的同時(shí)，作為輸出電壓VOP以及VON進(jìn)行輸出。圖18是表示本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路的動(dòng)作的波形圖。在時(shí)刻a中，和本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路一樣，進(jìn) 行放大電路All的失調(diào)電壓的補(bǔ)正動(dòng)作。即，將控制電壓VOC10以及 VOCll設(shè)置成H電平，將控制電壓VLATCH設(shè)定為L(zhǎng)電平。于是，開(kāi) 關(guān)S10P以及S10N斷開(kāi)，開(kāi)關(guān)S11P、 S12P、 S11N以及S12N接通。此 時(shí)，將與放大電路All的失調(diào)電壓對(duì)應(yīng)的電荷蓄積在電容器C11P以及 C11N中。在時(shí)刻b中，將控制電壓VOC10設(shè)置成H電平，將控制電壓VOC11 設(shè)置成L電平，將控制電壓VLATCH設(shè)定為L(zhǎng)電平。于是，開(kāi)關(guān)S12P 以及S12N從接通狀態(tài)轉(zhuǎn)移到斷開(kāi)狀態(tài)。即，開(kāi)關(guān)S10P、 S10N、 S12P 以及S12N是斷開(kāi)狀態(tài)，開(kāi)關(guān)S11P以及S11N是接通狀態(tài)。此時(shí)，電容 器C11P以及CllN保持的放大電路All的失調(diào)電壓確定。在時(shí)刻c中，將控制電壓VOC10以及VOC11設(shè)定為L(zhǎng)電平，將控 制電壓VLATCH設(shè)定為H電平。于是，開(kāi)關(guān)S11P以及S11N從接通狀 態(tài)轉(zhuǎn)移到斷開(kāi)狀態(tài)，并且開(kāi)關(guān)S10P以及S10N從斷開(kāi)狀態(tài)向接通狀態(tài)轉(zhuǎn) 移。即，開(kāi)關(guān)S11P、 S12P、 S11N以及S12N是斷開(kāi)狀態(tài)，開(kāi)關(guān)S10P以 及S10N是接通狀態(tài)。由此，半導(dǎo)體集成電路104能夠?qū)斎腚妷篤ip 以及Vin進(jìn)行電壓比較動(dòng)作。因而，在本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路中，能夠M大 電路All的輸出電壓中消除失調(diào)電壓。此夕卜，在本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路中，放大電路All 的正向輸入端子以及反向輸入端子之間具備電容器CZll。通過(guò)這種結(jié) 構(gòu)，能夠防止從保持用于補(bǔ)正失調(diào)電壓的電壓的電容器C11P以及C11N流動(dòng)的脈沖形電流流向地以及電源等。因而，在本發(fā)明的第4實(shí)施方式 的半導(dǎo)體集成電路中，和本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路一樣， 通過(guò)防止失調(diào)電壓的補(bǔ)正精度的惡化，能夠謀求電壓比較精度的提高。雖然詳細(xì)說(shuō)明并表示了本發(fā)明，但這只是用于示例，并不作為限定， 本發(fā)明的范圍通過(guò)附加的權(quán)利要求范圍解釋可以被明確理解。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具備第1差動(dòng)放大電路(A1)，具有施加第1輸入電壓的第1輸入端子、施加第2輸入電壓的第2輸入端子、第1輸出端子以及第2輸出端子；第1電容器(C1P)，具有與上述第1差動(dòng)放大電路(A1)的第1輸出端子耦合的第1端子，以及第2端子；第2電容器(C1N)，具有與上述第1差動(dòng)放大電路(A1)的第2輸出端子耦合的第1端子，以及第2端子；第1開(kāi)關(guān)(S2P)，具有與上述第1電容器(C1P)的第2端子耦合的第1端子，以及施加規(guī)定電壓的第2端子，上述第1開(kāi)關(guān)(S2P)用來(lái)切換上述第1端子以及上述第2端子的連接以及非連接；第2開(kāi)關(guān)(S2N)，具有與上述第2電容器(C1N)的第2端子耦合的第1端子，以及施加規(guī)定電壓的第2端子，上述第2開(kāi)關(guān)(S2N)用來(lái)切換上述第1端子以及上述第2端子的連接以及非連接；第3電容器(CZ1)，具有與上述第1電容器(C1P)的第2端子耦合的第1端子，以及與上述第2電容器(C1N)的第2端子耦合的第2端子；以及閂鎖電路(U1)，通過(guò)對(duì)經(jīng)由上述第1電容器(C1P)從上述第1差動(dòng)放大電路(A1)的第1輸出端子接收到的電壓以及經(jīng)由上述第2電容器(C1N)從上述第1差動(dòng)放大電路(A1)的第2輸出端子接收到的電壓進(jìn)行比較，輸出表示上述第1輸入電壓以及上述第2輸入電壓的比較結(jié)果的數(shù)字信號(hào)。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路， 上述半導(dǎo)體集成電路還具備第2差動(dòng)放大電路(A2)，具有與上述第1電容器(C1P)的第2 端子耦合的第1輸入端子、與上述第2電容器(C1N)的第2端子耦合 的第2輸入端子、第l輸出端子以及第2輸出端子；第4電容器(C2P),具有與上述第2差動(dòng)放大電路(A2)的第1輸出端子耦合的第l端子，以及第2端子；第5電容器(C2N),具有與上述第2差動(dòng)放大電路(A2)的第2 輸出端子耦合的第l端子，以及第2端子；第3開(kāi)關(guān)(S3P )，具有與上述第4電容器(C2P )的第2端子耦合 的第1端子，以及施加規(guī)定電壓的第2端子，上述第3開(kāi)關(guān)(S3P)用來(lái) 切換上述第1端子以及上述第2端子的連接以及非連接；以及第4開(kāi)關(guān)(S3N )，具有與上述第5電容器(C2N )的第2端子耦合 的第1端子，以及施加規(guī)定電壓的第2端子，上述第4開(kāi)關(guān)(S3N)用 來(lái)切換上述第1端子以及上述第2端子的連接以及非連接，其中，上述閂鎖電路(Ul)通過(guò)對(duì)經(jīng)由上述第4電容器(C2P)從 上述第2差動(dòng)放大電路(A2)的第l輸出端子接收到的電壓以及經(jīng)由上 述第5電容器(C2N)從上述第2差動(dòng)放大電路(A2)的第2輸出端子 接收到的電壓進(jìn)行比較，輸出表示上述第1輸入電壓以及上述第2輸入 電壓的比較結(jié)果的數(shù)字信號(hào)。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路， 上述半導(dǎo)體集成電路還具備第6電容器(CZ2)，具有與上述第4電容器(C2P)的第2端子 耦合的第1端子；以及與上述第5電容器(C2N )的第2端子耦合的第2 端子。
4. 一種半導(dǎo)體集成電路，具備第1電容器(C11P)，具有施加第l輸入電壓的第l端子，以及第 2端子；第2電容器(C11N ),具有施加第2輸入電壓的第1端子，以及第 2端子；差動(dòng)放大電路(All)，具有與上述第1電容器(C11P)的第2端 子耦合的第1輸入端子、與上述第2電容器(C11N )的第2端子耦合的 第2輸入端子、第l輸出端子以及第2輸出端子；第1開(kāi)關(guān)(S12P ),具有與上述第1電容器(C11P )的第2端子耦 合的第l端子，以及與上迷差動(dòng)放大電路(All)的第l輸出端子耦合的第2端子，上述第1開(kāi)關(guān)(S12P)用來(lái)切換上述第1端子以及上述第2 端子的連接以及非連接；第2開(kāi)關(guān)(C12N)，具有與上述第2電容器(C11N )的第2端子 耦合的第1端子，以及與上述差動(dòng)放大電路(All)的第2輸出端子耦合 的第2端子，上述笫2開(kāi)關(guān)(C12N)用來(lái)切換上述第l端子以及上述第 2端子的連接以及非連接；第3電容器(CZ11)，具有與上述差動(dòng)放大電路(All)的第1輸 入端子耦合的第1端子，以及與上述差動(dòng)放大電路(All)的第2輸入端 子耦合的第2端子；以及閂鎖電路(U11)，通過(guò)對(duì)從上述差動(dòng)放大電路(All)的第l輸出 端子接收到的電壓以及從上述差動(dòng)放大電路(All)的第2輸出端子接收 到的電壓進(jìn)行比較，輸出表示上述第1輸入電壓以及上述第2輸入電壓 的比較結(jié)果的數(shù)字信號(hào)。
全文摘要
本發(fā)明提供一種進(jìn)行電壓比較，防止電壓比較精度惡化的半導(dǎo)體集成電路，該半導(dǎo)體集成電路(101)具備接收第1輸入電壓以及第2輸入電壓的差動(dòng)放大電路(A1)；通過(guò)對(duì)經(jīng)由第1電容器(C1P)從差動(dòng)放大電路(A1)的第1輸出端子接收到的電壓以及經(jīng)由第2電容器(C1N)從差動(dòng)放大電路(A1)的第2輸出端子接收到的電壓進(jìn)行比較，輸出表示第1輸入電壓以及第2輸入電壓的比較結(jié)果的數(shù)字信號(hào)的閂鎖電路(U1)；具有與第1電容器(C1P)的第2端子耦合的第1端子，以及與第2電容器(C1N)的第2端子耦合的第2端子的第3電容器(CZ1)。
文檔編號(hào)H03K5/08GK101267193SQ200710300950
公開(kāi)日2008年9月17日 申請(qǐng)日期2007年12月14日 優(yōu)先權(quán)日2006年12月15日
發(fā)明者富澤淳, 西川和康 申請(qǐng)人:三菱電機(jī)株式會(huì)社