運放對管失調掃描電路的制作方法
【技術領域】
[0001]本實用新型涉及LED驅動電源電路，尤其是一種電源電路中的運放電路。
【背景技術】
[0002]在開關電源電路中，運放(運算放大器)往往是電路的核心部分，其精度決定著系統(tǒng)的性能。所以在精度要求較高的場合下，往往需要對運放的誤差進行消除。
[0003]如圖1所示為開關電源的整體控制環(huán)路。EA模塊103為誤差放大器，其作用為放大反饋電壓VFB和基準電壓VREFI之間的誤差。OSC模塊(時鐘振蕩電路)106通過邏輯模塊1I控制功率管的打開。P麗模塊104通過比較誤差放大器的輸出信號和電流采樣信號，控制功率管的關斷。I SENSE模塊102為電流采樣模塊。在芯片內部，基準電壓VREFI往往通過燒寫來保證輸出的精度。運放模塊為了保證芯片的功耗，現(xiàn)在常常采用MOS管來實現(xiàn)。而在CMOS生產工藝中，由于制造工藝的波動以及版圖元器件之間的差異，普通面積的運放失調電壓大概有1mV左右。而為了降低其失調電壓，就必須加大對管的面積，這樣會增加芯片的成本。況且失調電壓的大小，會隨著周圍環(huán)境(比如溫度)的變化而改變，具有很強的不確定性。
[0004]現(xiàn)有的技術是通過差模反饋來降低失調電壓。但在開關電源電路中，由于開關頻率較高，增加運放電路的直流反饋往往會降低運放的響應時間，導致輸出反應的遲緩，同時也會增加電路的功耗。

【發(fā)明內容】

[0005]針對現(xiàn)有技術中存在的不足，本實用新型提供一種運放對管失調掃描電路，用來消除運放的誤差。本實用新型采用的技術方案是:
[0006]—種運放對管失調掃描電路，包括一個邏輯控制電路和一個運放主體電路；
[0007]所述邏輯控制電路包括與門U1，D觸發(fā)器D1、D2、D3、D4，鎖存器SI;
[0008]與門Ul的兩個輸入端分別接SCAN信號和時鐘信號CLK，輸出端接D觸發(fā)器D4的輸入端，D觸發(fā)器D4的Q端接D3的輸入端，D觸發(fā)器D3的Q端接D2的輸入端，D觸發(fā)器D2的Q端接Dl的輸入端;D觸發(fā)器D4、D3、D2、D1的各使能端接使能控制信號EN;D觸發(fā)器D4、D3、D2、D1的各Q端分別輸出分頻后的時鐘信號CLK4、CLK3、CLK2、CLKl;鎖存器SI的輸入端接SCAN信號，時鐘輸入端接時鐘信號CLK，使能端接使能控制信號EN，輸出端輸出SCAN_0VER信號；
[0009]所述運放主體電路包括:PMOS管MPl?MP16;匪OS管MNl?MN13;非門U2和U3;非門U2的輸入接SCAN_0VER信號，輸出端為A節(jié)點接非門U3的輸入端;非門U3的輸出端為B節(jié)點；
[0010]MP3的柵極作為運放的同相輸入端，MP2的柵極作為運放的反相輸入端;MP3?MP8的柵極連接在一起;MP3?MP7的源極連接在一起，并連接MPI的漏極和MP2的源極;MP7的漏極接1?8的源極;1034、1035、1036、1038的漏極分別接麗1、麗2、麗3、麗4的漏極;1^3的漏極、麗1、MN2、MN3、MN4的源極一起連接MN7的漏極;MNl、MN2、MN3、MN4的各柵極分別接時鐘信號CLKl、CLK2、CLK3、CLK4; MP2 的漏極接 MN8 的漏極；
[0011]MPl的柵極、MPll和MP12的柵極、麗5和麗6的柵極、麗7和麗8的柵極分別接偏置電SVBP1、VBP2、VBN2、VBN1;
[0012]MP1、MP9、MP10的源極接電源VDD ； MP^PMP 1的柵極相接并連接MP12的漏極;MP9和MP1的漏極分別接MP12和MP11的源極;MP12的漏極接MN5的漏極，麗5的源極接MN7的漏極，MN7的源極接地;MP11的漏極接MP13和MP15的源極以及MN9和MN 11的漏極;MP13的漏極接MN9的源極，并連接MP14的源極和MNlO的漏極;MP15的漏極接MNl I的源極，并連接MP16的源極和麗12的漏極，并輸出信號SCAN; MP15的漏極接MN 13的漏極，MN 13的源極接地;MN 13的柵極接信號S CAN_0 VER; MP14的漏極、MN 1的源極、MP16的漏極、麗12的源極接麗16的漏極;MN 16的源極接MN8的漏極;MN8的源極接地；
[0013]]\0313、]\0314、麗11、麗12的柵極分別接非門1]2的輸出端厶節(jié)點；麗9、麗10、]\035、]\0316的柵極分別接彳_門U3的輸出端B節(jié)點。
[0014]進一步地，MP3內含20個并聯(lián)的PMOS管，MP4內含4個并聯(lián)的PMOS管，MP5內含2個并聯(lián)的PMOS管，MP6內含I個PMOS管。
[0015]進一步地，MP2內含24個并聯(lián)的PMOS管。
[0016]本實用新型的優(yōu)點在于:本實用新型的的掃描電路，在啟動初期，通過掃描運放對管的誤差來調整對管的比例大小，以此消除對管的誤差。這樣當外部環(huán)境導致運放的誤差量發(fā)生變化時，每次芯片啟動都會進行相應的調整。同時本專利將掃描電路的支路與實際工作電路的支路通過分時復用的原則，讓其各自工作時不會相互影響。
【附圖說明】
[0017]圖1為現(xiàn)有的開關電源的整體控制環(huán)路。
[0018]圖2為本專利掃描電路中的邏輯控制電路。
[0019]圖3為本專利掃描電路中的運放主體電路。
[0020]圖4為掃描電路的邏輯編碼時序圖。
[0021]圖5為掃描電路的整體工作時序圖。
【具體實施方式】
[0022]下面結合具體附圖和實施例對本實用新型作進一步說明。
[0023]本實用新型提供的運放對管失調掃描電路，包括一個邏輯控制電路和一個運放主體電路;分別如圖2和圖3所示；
[0024]如圖2所示，所述邏輯控制電路包括與門U1，D觸發(fā)器D1、D2、D3、D4，鎖存器SI;與門Ul的兩個輸入端分別接SCAN信號和時鐘信號CLK，輸出端接D觸發(fā)器D4的輸入端，D觸發(fā)器D4的Q端接D3的輸入端，D觸發(fā)器D3的Q端接D2的輸入端，D觸發(fā)器D2的Q端接Dl的輸入端;D觸發(fā)器D4、D3、D2、D1的各使能端接使能控制信號EN;D觸發(fā)器D4、D3、D2、D1的各Q端分別輸出分頻后的時鐘信號CLK4、CLK3、CLK2、CLKl;鎖存器SI的輸入端接SCAN信號，時鐘輸入端接時鐘信號CLK，使能端接使能控制信號EN，輸出端輸出SCAN_0VER信號；
[0025 ] 如圖3所示，所述運放主體電路包括:PMOS管MPI?MP16 ； NMOS管麗I?麗13;非門U2和U3;非門U2的輸入接SCAN_0VER信號，輸出端為A節(jié)點接非門U3的輸入端;非門U3的輸出端為B節(jié)點；
[0026]MP3的柵極作為運放的同相輸入端，MP2的柵極作為運放的反相輸入端;MP3?MP8的柵極連接在一起;MP3?MP7的源極連接在一起，并連接MPI的漏極和MP2的源極;MP7的漏極接1?8的源極;1034、1035、1036、1038的漏極分別接麗1、麗2、麗3、麗4的漏極;1^3的漏極、麗1、MN2、MN3、MN4的源極一起連接MN7的漏極;MNl、MN2、MN3、MN4的各柵極分別接時鐘信號CLKl、CLK2、CLK3、CLK4; MP2 的漏極接 MN8 的漏極；
[0027]MPl的柵極、MPll和MP12的柵極、麗5和麗6的柵極、麗7和麗8的柵極分別接偏置電SVBP1、VBP2、VBN2、VBN1;
[0028]|^1、1^9、10310的源極接電源￥00;1039和10310的柵極相接并連接10312的漏極;1^9和MP1的漏極分別接MP12和MP11的源極;MP12的漏極接MN5的漏極，麗5的源極接MN7的漏極，MN7的源極接地;MP11的漏極接MP13和MP15的源極以及MN9和MN 11的漏極;MP13的漏極接MN9的源極，并連接MP14的源極和MNlO的漏極;MP15的漏極接