技術(shù)編號：6646039

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本發(fā)明涉及專用集成電路綜合，特別是。背景技術(shù) 在專用集成電路(ASIC)的設(shè)計過程中，一般先使用硬件描述語言(Verilog)、超高速集成電路硬件描述語言(VHDL)等電子設(shè)計自動化(EDA)設(shè)計語言設(shè)計出邏輯電路，再通過綜合工具轉(zhuǎn)換成實際的門級電路。所謂綜合就是將所設(shè)計的邏輯電路代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路。對一個ASIC設(shè)計的綜合策略有自上而下(Top Down)和自下而上(Bottom Up)兩種方式。Top Down方式就是將設(shè)計讀入綜合工...
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