技術(shù)編號：6339125
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及FPGA技術(shù)及高性能計(jì)算，具體來說是一種基于FPGA的高速 低延遲浮點(diǎn)累加器及其實(shí)現(xiàn)方法。背景技術(shù)浮點(diǎn)累加運(yùn)算是浮點(diǎn)計(jì)算中的一個(gè)重要操作，在過程控制、數(shù)字信號處理等領(lǐng)域 廣泛存在。以前的浮點(diǎn)運(yùn)算系統(tǒng)通常采用通用浮點(diǎn)處理器或DSP實(shí)現(xiàn)，雖然具有技術(shù)較為 成熟、實(shí)現(xiàn)工具完善、編程簡單等優(yōu)點(diǎn)，但是由于其內(nèi)部結(jié)構(gòu)的限制，處理器在進(jìn)行計(jì)算時(shí) 經(jīng)常會出現(xiàn)緩存撲空(Cache Miss)等現(xiàn)象，影響系統(tǒng)計(jì)算性能?；谕ㄓ锰幚砥骱虳SP技 術(shù)的設(shè)計(jì)通常持續(xù)計(jì)算性...
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