一種數(shù)據(jù)中心的高速并行處理架構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)處理領(lǐng)域，尤其涉及一種數(shù)據(jù)中心的高速并行處理架構(gòu)。
【背景技術(shù)】
[0002]隨著信息技術(shù)高速，2014年起，“能源互聯(lián)網(wǎng)”一詞席卷能源圈，物聯(lián)網(wǎng)、大數(shù)據(jù)、智能化等技術(shù)已逐漸應(yīng)用于傳統(tǒng)的能源行業(yè)，利用互聯(lián)網(wǎng)“開放化、實(shí)時(shí)化、數(shù)據(jù)化、規(guī)模化”的四大優(yōu)勢(shì)，應(yīng)用大數(shù)據(jù)、云計(jì)算等互聯(lián)網(wǎng)技術(shù)搭建節(jié)能監(jiān)測(cè)和能源管理平臺(tái)，實(shí)現(xiàn)智能化動(dòng)態(tài)調(diào)配能源生產(chǎn)、傳輸和消費(fèi)，達(dá)到提高效率、節(jié)能減排等作用，已經(jīng)成為大勢(shì)所趨。目前，節(jié)能監(jiān)測(cè)和能源管理平臺(tái)通常采用三層架構(gòu)，最底層為計(jì)量?jī)x表、傳感器或執(zhí)行裝置；第二次層為各類網(wǎng)關(guān)，實(shí)現(xiàn)了集中采集、協(xié)議轉(zhuǎn)換、數(shù)據(jù)傳輸與控制指令下達(dá)等功能第三層為數(shù)據(jù)中心，實(shí)現(xiàn)各類數(shù)據(jù)集中管理，基于云計(jì)算、大數(shù)據(jù)為基礎(chǔ)，提供數(shù)據(jù)統(tǒng)計(jì)分析、節(jié)能診斷及節(jié)能控制優(yōu)化等功能。
[0003]底層的數(shù)據(jù)采集與傳輸控制等技術(shù)已經(jīng)較為成熟，基本上已經(jīng)實(shí)現(xiàn)了標(biāo)準(zhǔn)化、產(chǎn)業(yè)化，但利于云計(jì)算、物聯(lián)網(wǎng)等先進(jìn)IT技術(shù)來實(shí)現(xiàn)能源大數(shù)據(jù)及智慧能源管理，在我國(guó)還處于起步階段。對(duì)于數(shù)據(jù)中心基礎(chǔ)設(shè)施建設(shè)上來說主要存在以下幾個(gè)技術(shù)難點(diǎn):
[0004]1、海量數(shù)據(jù)的處理帶來的計(jì)算能力的需求。
[0005]2、節(jié)能控制對(duì)計(jì)算速度與實(shí)時(shí)性的要求。
[0006]3、滿足節(jié)能控制需求多樣性的要求。
[0007]傳統(tǒng)情況下，數(shù)據(jù)中心采用PC平臺(tái)服務(wù)器堆疊來實(shí)現(xiàn)運(yùn)算能力的擴(kuò)充，但PC平臺(tái)服務(wù)器群集應(yīng)用在控制優(yōu)化時(shí)存在實(shí)時(shí)性差、運(yùn)算調(diào)度能力差的不足，同時(shí)還有運(yùn)行能耗尚、成本尚等缺點(diǎn)。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供一種數(shù)據(jù)中心的高速并行處理架構(gòu)，解決現(xiàn)有技術(shù)中振動(dòng)數(shù)據(jù)采集存在非連續(xù)性，導(dǎo)致重要信息丟失的技術(shù)問題。
[0009]本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的:
[0010]一種數(shù)據(jù)中心的高速并行處理架構(gòu)，包括多塊處理單板，一塊處理單板包括:至少兩個(gè)收發(fā)器、至少一個(gè)FPGA可編程邏輯芯片和至少兩個(gè)處理器CPU，CPU通過CPU高速串行接口與所述FPGA芯片連接，所述FPGA芯片內(nèi)部設(shè)有多個(gè)高速串行收發(fā)器核和對(duì)應(yīng)的多個(gè)協(xié)處理器MCU ;所述FPGA內(nèi)嵌多個(gè)與各協(xié)處理器MCU相對(duì)應(yīng)的嵌入式存儲(chǔ)器；所述嵌入式存儲(chǔ)器配置為可以讀寫操作的雙端口模式。
[0011]本發(fā)明實(shí)施例提供的一種數(shù)據(jù)中心的高速并行處理架構(gòu)，實(shí)現(xiàn)了嵌入式CPU+FPGA架構(gòu)，實(shí)現(xiàn)高速并行的硬件算法，極大的提高基本計(jì)算單元的處理能力，降低了系統(tǒng)調(diào)度延遲。
【附圖說明】
[0012]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可根據(jù)這些附圖獲得其他的附圖。
[0013]圖1為本發(fā)明實(shí)施例的一種數(shù)據(jù)中心的高速并行處理架構(gòu)的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0014]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明。
[0015]如圖1所示，為本發(fā)明實(shí)施例提供的一種數(shù)據(jù)中心的高速并行處理架構(gòu)的結(jié)構(gòu)示意圖，包括多塊處理單板，一塊處理單板包括:至少兩個(gè)收發(fā)器、至少一個(gè)FPGA可編程邏輯芯片和至少兩個(gè)處理器CPU，CPU通過CPU高速串行接口與所述FPGA芯片連接，所述FPGA芯片內(nèi)部設(shè)有多個(gè)高速串行收發(fā)器核和對(duì)應(yīng)的多個(gè)協(xié)處理器MCU ;所述FPGA內(nèi)嵌多個(gè)與各協(xié)處理器MCU相對(duì)應(yīng)的嵌入式存儲(chǔ)器；所述嵌入式存儲(chǔ)器配置為可以讀寫操作的雙端口模式。
[0016]其中，采用多個(gè)嵌入式CPU作為處理單元，能夠有效的降低CPU的功耗和成本，同時(shí)嵌入式CPU系統(tǒng)的可靠性也遠(yuǎn)遠(yuǎn)高于PC計(jì)算機(jī)架構(gòu)。該架構(gòu)的優(yōu)勢(shì)在于功耗低，同時(shí)配套采用超小型的嵌入式操作系統(tǒng)，資源浪費(fèi)較小，應(yīng)用系統(tǒng)的實(shí)際獲得性能比例非常高。采用多基本計(jì)算單元實(shí)現(xiàn)多CPU并行運(yùn)算模式成為其實(shí)現(xiàn)最佳方式。多基本計(jì)算單元模式另外一個(gè)優(yōu)點(diǎn)還在于系統(tǒng)的有效帶寬提升很大。本發(fā)明采用大規(guī)模FPGA硬件來實(shí)現(xiàn)高速硬件算法，這使得其處理能力遠(yuǎn)遠(yuǎn)高于傳統(tǒng)的PC處理器。大規(guī)模FPGA利用內(nèi)部大量邏輯單元，通過配置組合成需要的電路，從而實(shí)現(xiàn)了算法的硬件處理模式，這極大的提升了節(jié)能診斷與能效優(yōu)化算法的效率。嵌入式CPU以及其配套的嵌入式操作系統(tǒng)，均支持動(dòng)態(tài)加載和升級(jí)應(yīng)用軟件，F(xiàn)PGA硬件也可以在線更新應(yīng)用設(shè)計(jì)，使整個(gè)系統(tǒng)具備良好的可編程能力，能夠靈活的適應(yīng)客戶需求的變化。采用嵌入式CPU+FPGA的組合架構(gòu)，有助于建設(shè)更符合客戶需求的架構(gòu)，例如:CPU可以充分發(fā)揮其靈活性的能力，在智能化處理、人機(jī)界面、用戶配置等方面完善處理。而FPGA則可以發(fā)揮其硬件響應(yīng)速度快、處理能力強(qiáng)的優(yōu)點(diǎn)，完成系統(tǒng)中的算法等重要部分。
[0017]其中，所述FPGA芯片內(nèi)由相對(duì)應(yīng)的高速串行收發(fā)器核、協(xié)處理器MCU和嵌入式存儲(chǔ)器依次連接組成的多路串行通道，各通道互相獨(dú)立。
[0018]所述多個(gè)CPU之間通過高速串行接口連接，所述多個(gè)CPU通過標(biāo)準(zhǔn)高速光纖與外部的處理單板上的CPU實(shí)現(xiàn)互連。
[0019]其中，為了保證堆疊效率，本發(fā)明采用獨(dú)立光纖網(wǎng)絡(luò)，作為堆疊通訊調(diào)度的專用通道，使得系統(tǒng)具有高度的系統(tǒng)規(guī)?？缮炜s性。獨(dú)立的調(diào)度通道，可以使系統(tǒng)數(shù)據(jù)通訊通道不受到調(diào)度干擾，同時(shí)，提升了整體通訊帶寬。
[0020]所述高速串行接口為Rapid 1接口。
[0021]其中，針對(duì)PC計(jì)算機(jī)群集系統(tǒng)的調(diào)度延遲高、調(diào)度效率低的問題，本發(fā)明特別增加高速串行接口來實(shí)現(xiàn)板間調(diào)度通道，其調(diào)度延遲約為PC計(jì)算機(jī)的1/100，有效的提升了系統(tǒng)的調(diào)度效率和堆疊能力。
[0022]所述標(biāo)準(zhǔn)高速光纖為1000BASE-FX接口。
[0023]其中，本發(fā)明采用目前使用非常廣泛1000BASE-FX接口，其通訊速度可達(dá)IGbps，同時(shí)采用光纖接口，能夠有效的降低干擾，提高通訊可靠性。
[0024]本發(fā)明實(shí)施例基于ARP (Advanced RAID Processor)系統(tǒng)平臺(tái)技術(shù)構(gòu)建，ARP系統(tǒng)平臺(tái)是以大規(guī)模可編程器件FPGA構(gòu)成的專用硬件計(jì)算單元提供超高單機(jī)運(yùn)算能力，通過并行式運(yùn)算架構(gòu)來堆疊專用計(jì)算單元，構(gòu)成體積小、運(yùn)算能力超強(qiáng)的處理系統(tǒng)，用于完成高速、高并發(fā)處理的處理系統(tǒng)。
[0025]基于CPU運(yùn)行的操作系統(tǒng)，在充分發(fā)揮FPGA并行處理能力的同時(shí)，CPU上運(yùn)行節(jié)能診斷與能效優(yōu)化計(jì)算任務(wù)調(diào)度管理軟件，實(shí)現(xiàn)數(shù)據(jù)中心計(jì)算任務(wù)分發(fā)、計(jì)算資源分配調(diào)度、計(jì)算單元管理等功能。實(shí)現(xiàn)能耗數(shù)據(jù)動(dòng)態(tài)建模、仿真模擬、在線編程等功能。
[0026]以上對(duì)本發(fā)明進(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個(gè)例對(duì)本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時(shí)，對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在【具體實(shí)施方式】及應(yīng)用范圍上均會(huì)有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對(duì)本發(fā)明的限制。
【主權(quán)項(xiàng)】
1.一種數(shù)據(jù)中心的高速并行處理架構(gòu)，包括多塊處理單板，其特征在于，一塊處理單板包括:至少兩個(gè)收發(fā)器、至少一個(gè)FPGA可編程邏輯芯片和至少兩個(gè)處理器CPU，CPU通過CPU高速串行接口與所述FPGA芯片連接，所述FPGA芯片內(nèi)部設(shè)有多個(gè)高速串行收發(fā)器核和對(duì)應(yīng)的多個(gè)協(xié)處理器MCU ;所述FPGA內(nèi)嵌多個(gè)與各協(xié)處理器MCU相對(duì)應(yīng)的嵌入式存儲(chǔ)器；所述嵌入式存儲(chǔ)器配置為可以讀寫操作的雙端口模式。2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)中心的高速并行處理架構(gòu)，其特征在于，所述FPGA芯片內(nèi)由相對(duì)應(yīng)的高速串行收發(fā)器核、協(xié)處理器MCU和嵌入式存儲(chǔ)器依次連接組成的多路串行通道，各通道互相獨(dú)立。3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)中心的高速并行處理架構(gòu)，其特征在于，所述多個(gè)CPU之間通過高速串行接口連接，所述多個(gè)CPU通過標(biāo)準(zhǔn)高速光纖與外部的處理單板上的CPU實(shí)現(xiàn)互連。4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)中心的高速并行處理架構(gòu)，其特征在于，所述高速串行接口為 Rapid 1 接口。5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)中心的高速并行處理架構(gòu)，其特征在于，所述標(biāo)準(zhǔn)高速光纖為 1000BASE-FX 接 口。
【專利摘要】本發(fā)明涉及數(shù)據(jù)處理領(lǐng)域，公開了一種數(shù)據(jù)中心的高速并行處理架構(gòu)，包括多塊處理單板，其特征在于，一塊處理單板包括：至少兩個(gè)收發(fā)器、至少一個(gè)FPGA可編程邏輯芯片和至少兩個(gè)處理器CPU，CPU通過CPU高速串行接口與所述FPGA芯片連接，所述FPGA芯片內(nèi)部設(shè)有多個(gè)高速串行收發(fā)器核和對(duì)應(yīng)的多個(gè)協(xié)處理器MCU；所述FPGA內(nèi)嵌多個(gè)與各協(xié)處理器MCU相對(duì)應(yīng)的嵌入式存儲(chǔ)器；所述嵌入式存儲(chǔ)器配置為可以讀寫操作的雙端口模式。本發(fā)明實(shí)現(xiàn)了嵌入式CPU+FPGA架構(gòu)，實(shí)現(xiàn)高速并行的硬件算法，極大的提高基本計(jì)算單元的處理能力，降低了系統(tǒng)調(diào)度延遲。
【IPC分類】G06F15/173, G06F15/163
【公開號(hào)】CN105045761
【申請(qǐng)?zhí)枴緾N201510526525
【發(fā)明人】林雪山
【申請(qǐng)人】福建恒天晨光節(jié)能服務(wù)有限公司
【公開日】2015年11月11日
【申請(qǐng)日】2015年8月26日