專利名稱：具有同時(shí)異步讀寫的緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信中的數(shù)據(jù)碼數(shù)調(diào)整裝置中使用的緩沖器器件。
在數(shù)據(jù)傳輸中經(jīng)常會(huì)有數(shù)據(jù)的碼速調(diào)整模塊，該模塊電路實(shí)現(xiàn)時(shí)由具有FIFO(先進(jìn)先出存儲(chǔ)器)功能的緩沖器和其相關(guān)的時(shí)鐘、控制電路構(gòu)成，見

圖1。輸入數(shù)據(jù)以fm速率寫入緩沖器，同時(shí)輸出數(shù)據(jù)以fout速率讀出，這就要求該緩沖器具有FIFO(先進(jìn)先出存儲(chǔ)器)功能(假設(shè)數(shù)據(jù)是先進(jìn)先出)而且可同時(shí)異步讀寫(因?yàn)樽x寫時(shí)鐘一般不同)。寫控制器控制輸入的數(shù)據(jù)寫入格式，讀控制器控制輸出數(shù)據(jù)的格式。該緩沖器一般有現(xiàn)成的FIFO(先進(jìn)先出存儲(chǔ)器)器件或者用雙端口存儲(chǔ)器來實(shí)現(xiàn)，用雙端口存儲(chǔ)器實(shí)現(xiàn)時(shí)需增加讀寫地址產(chǎn)生電路和讀寫控制電路。
由于芯片規(guī)模有限，內(nèi)部具有FIFO(先進(jìn)先出存儲(chǔ)器)或雙端口存儲(chǔ)器的PLD(可編程器件)的其它邏輯單元比較少，對(duì)實(shí)現(xiàn)復(fù)雜數(shù)據(jù)處理的系統(tǒng)單片PLD(可編程器件)就不能勝任。
本發(fā)明的目的是采用小塊單端口存儲(chǔ)器(此處將只有一個(gè)地址和數(shù)據(jù)端口的存儲(chǔ)器稱為單端口存儲(chǔ)器(簡稱RAM))的組合代替雙端口存儲(chǔ)器構(gòu)成具有同時(shí)異步讀寫的緩沖器。
本發(fā)明的目的是這樣實(shí)現(xiàn)的。單端口RAM只具有一個(gè)地址、一個(gè)數(shù)據(jù)口，不能同時(shí)進(jìn)行讀和寫操作，我們將多個(gè)單端口RAM小塊組合起來，分別讀寫不同的RAM小塊(即寫入某一塊，讀取另一塊)。將M個(gè)RAM小塊(其容量為N×k位)組合起來，再加上寫入其外圍的地址、讀寫控制電路就構(gòu)成了容量為M×N×k的緩沖器，這里假設(shè)數(shù)據(jù)傳輸?shù)膶挾葹閗。只要不在同一個(gè)RAM小塊進(jìn)行操作，就能完全達(dá)到雙端口存儲(chǔ)器的同時(shí)讀寫功能，從而實(shí)現(xiàn)數(shù)據(jù)的緩沖。
下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明進(jìn)一步描述。
圖1、現(xiàn)有碼速調(diào)整模塊。
圖2、本發(fā)明的緩沖器構(gòu)成示意圖。
圖3、實(shí)施例緩沖器的端口圖。
本發(fā)明的緩沖器稱為模擬雙端口RAM緩沖器。一種可同時(shí)異步讀寫的緩沖器，包括存儲(chǔ)器1、比較器2和譯碼器3，其特片在于還設(shè)有M個(gè)選擇器4、與門5和2M個(gè)三態(tài)門6，其中譯碼器3是讀地址高Ah位譯碼器和寫地址高Ah位譯碼器，選擇器4是2選1選擇器，存儲(chǔ)器1由M個(gè)單端口RAM小塊組成；寫地址總線AW中低AI位連接選擇器4的“1”端，讀地址總線AR中低AI位連接選擇4器的“O”端，寫地址總線AW中高Ah位接寫地址高Ah譯碼器3的輸入端，其M個(gè)譯碼輸出端分別接M個(gè)選擇器4的控制端和M個(gè)三態(tài)門6的控制端，M個(gè)選擇器4的輸出端對(duì)接M個(gè)RAM小塊的地址輸入端；寫地址Ah位譯碼器3的M個(gè)譯碼輸出端分別接M個(gè)與門5的輸入端，與門5的另一輸入端與寫/讀信號(hào)連接，與門5的輸出端接RAM小塊寫/讀控制端；讀地址總線AR中高Ah位接讀地址高Ah位譯碼器3的輸入端，其M個(gè)譯碼輸出端分別與M個(gè)三態(tài)門6的控制端連接，M個(gè)三態(tài)門6的輸入端對(duì)應(yīng)與M個(gè)RAM小塊的數(shù)據(jù)端連接，三態(tài)門6的輸出至讀取數(shù)據(jù)總線DR；寫入數(shù)據(jù)總線DW與M個(gè)三態(tài)門3的輸入端連接，M個(gè)三態(tài)門3的輸出端對(duì)應(yīng)與M個(gè)RAM小塊的數(shù)據(jù)端連接；寫地址總線AW中高Ah位接比較器2的P輸入端，讀地址總線AR中高Ah位接比較器2的Q輸入端，比較器2的輸出接讀寫沖突指示。
其實(shí)現(xiàn)同時(shí)讀寫過程如下將寫地址總線AW的低AI位和讀地址總線AR的低AI位通過2選1選擇器(4)作為每個(gè)RAM小塊的地址(AI位)，每個(gè)RAM小塊的容量為N×k位(k為傳輸數(shù)據(jù)單元的比特寬度，N=2A1為RAM小塊的單元數(shù))；將寫地址總線AW的高Ah位進(jìn)行譯碼后的M(M=2Ah)位信號(hào)作為每個(gè)RAM小塊地址的2選1選擇器(4)的選擇信號(hào)，假設(shè)譯碼值為P，則第P#RAM小塊的操作地址為寫地址總線AW的低AI，同時(shí)打開該P(yáng)#RAM小塊的三態(tài)門(6)將寫入數(shù)據(jù)總線DW的數(shù)據(jù)輸入至該RAM小塊，而且選通該RAM小塊的寫信號(hào)W為1，對(duì)該RAM小塊進(jìn)行寫入操作，將數(shù)據(jù)寫入該RAM小塊的AW的AI確定單元，其它RAM小塊的操作地址為讀地址總線AR的低AI，而且其寫/讀為0即對(duì)其進(jìn)行讀取操作。將讀地址總線AR的高AI位進(jìn)行譯碼后的M(M=2Ah)位信號(hào)作為每個(gè)RAM小塊的數(shù)據(jù)選通信號(hào)，假設(shè)譯碼值位Q，則第Q#RAM小塊的輸出數(shù)據(jù)通過打開的三態(tài)門(6)，將讀地址總線AR的低AI確定的單元的數(shù)據(jù)送至讀取數(shù)據(jù)總線DR。只要任何時(shí)刻P≠Q(mào)，即不同時(shí)讀寫同一塊RAM，就保證該模擬雙端口RAM緩沖器的讀寫正常。當(dāng)P=Q時(shí)即同時(shí)讀寫同一塊RAM，則讀寫沖突，使讀寫的數(shù)據(jù)不正常。
要使該模擬端口RAM緩沖器正常工作，只要控制讀寫的地址AW、AR的最小間隔大于RAM小塊的碼字容量N就可保證不同時(shí)讀寫同一塊RAM小塊，使數(shù)據(jù)能進(jìn)行正常的讀寫。
本發(fā)明的緩沖器的外圍增加由計(jì)數(shù)器組成的讀地址產(chǎn)生電路和寫地址產(chǎn)生電路，且寫地址總線AW與寫地址輸出端連接，讀地址總線AR與讀地址輸出端連接，構(gòu)成一數(shù)據(jù)碼速調(diào)整模塊電路，用于數(shù)據(jù)傳輸(通信)。
由上可知，用RAM小塊的組合完全能實(shí)現(xiàn)FIFO(先進(jìn)先出存儲(chǔ)器)功能，以實(shí)現(xiàn)數(shù)據(jù)傳輸中的數(shù)據(jù)碼速調(diào)整。
權(quán)利要求
1.一種可同時(shí)異步讀寫的緩沖器，包括存儲(chǔ)器1、比較器2和譯碼器3，其特征在于還設(shè)有M個(gè)選擇器4、與門5和2M個(gè)三態(tài)門6，其中譯碼器3是讀地址高Ah位譯碼器和寫地址高Ah位譯碼器，選擇器4是2選1選擇器，存儲(chǔ)器1由M個(gè)單端口RAM小塊組成；寫地址總線AW中低AI位連接選擇器4的“1”端，讀地址總線AR中低AI位連接選擇器4的“O”端，寫地址總線AW中高Ah位接寫地址高Ah譯碼器3的輸入端，其M個(gè)譯碼輸出端分別接M個(gè)選擇器4的控制端和M個(gè)三態(tài)門6的控制端，M個(gè)選擇器4的輸出端對(duì)接M個(gè)RAM小塊的地址輸入端；寫地址高Ah位譯碼器3的M個(gè)譯碼輸出端分別接M個(gè)與門5的輸入端，與門5的另一輸入端與寫/讀信號(hào)連接，與門5的輸出端接RAM小塊寫/讀控制端；讀地址總線AR中高Ah位接讀地址高Ah位譯碼器3的輸入端，其M個(gè)譯碼輸出端分別與M個(gè)三態(tài)門6的控制端連接，M個(gè)三態(tài)門6的輸入端對(duì)應(yīng)與M個(gè)RAM小塊的數(shù)據(jù)端連接，三態(tài)門6的輸出至讀取數(shù)據(jù)總線DR；寫入數(shù)據(jù)總線DW與M個(gè)三態(tài)門3的輸入端連接，M個(gè)三態(tài)門3的輸出端對(duì)應(yīng)與M個(gè)RAM小塊的數(shù)據(jù)端連接；寫地址總線AW中高Ah位接比較器2的P輸入端，讀地址總線AR中高Ah位接比較器2的Q輸入端，比較器2的輸出接讀寫沖突指示。
2.按權(quán)利要求1所述的緩沖器的應(yīng)用，其特征在于緩沖器外圍增加由計(jì)數(shù)器組成的讀地址產(chǎn)生電路和寫地址產(chǎn)生電路，且寫地址總線AW與寫地址輸出端連接，讀地址總線AR與讀地址輸出端連接，構(gòu)成一數(shù)據(jù)碼速調(diào)整模塊電路。
全文摘要
本發(fā)明涉及通信中的數(shù)據(jù)碼數(shù)調(diào)整裝置中使用的緩沖器器件,特別是指用單端口RAM小塊的組合代替雙端口RAM構(gòu)成具有同時(shí)異步讀寫的緩沖器,包括存儲(chǔ)器、比較器和譯碼器,其特征在于還設(shè)有M個(gè)選擇器、與門和2M個(gè)三態(tài)門,其中譯碼器是讀地址高Ah位譯碼器和寫地址高Ah位譯碼器,選擇器是2選1選擇器,存儲(chǔ)器由M個(gè)單端口RAM小塊組成。由它組成碼速調(diào)整模塊更能與其它模塊有機(jī)結(jié)合,用于數(shù)據(jù)傳輸系統(tǒng),可降低系統(tǒng)成本。
文檔編號(hào)H04L25/00GK1219056SQ9810353
公開日1999年6月9日 申請(qǐng)日期1998年7月31日 優(yōu)先權(quán)日1998年7月31日
發(fā)明者徐元欣, 王匡, 袁雪芬 申請(qǐng)人:國家科學(xué)技術(shù)委員會(huì)高技術(shù)研究發(fā)展中心