專利名稱：一種應用于碼分多址系統(tǒng)的多速率串行維特比譯碼器的制作方法
技術領域：
本發(fā)明一般涉及在有噪信道內對串行數(shù)字數(shù)據(jù)流進行譯碼的系統(tǒng)，尤其涉及以多種預定的數(shù)據(jù)率進行順序譯碼的卷積維特比譯碼器。
背景技術：
眾所周知，在數(shù)字通信技術中，數(shù)據(jù)可以順序地以連續(xù)方式或者以持續(xù)時間T恒定的幀形式進行發(fā)送，每幀的比特數(shù)N固定，它受到順序傳輸速率與幀持續(xù)時間T乘積的限制。然而，在一些通信系統(tǒng)中，希望在所選的幀期間發(fā)送比N個數(shù)據(jù)更少的數(shù)據(jù)。這種系統(tǒng)之一是碼分多址(CDMA)通信系統(tǒng)，它使用直接序頻譜擴展技術。
在Klein S.Gilhousen等人的美國專利5,103,459中揭示了這種用于蜂窩式電話中的CDMA系統(tǒng)，該專利已轉讓給本申請的受讓人。將專利5,103,459通過援引全部包括在此。在CDMA系統(tǒng)中，系統(tǒng)容量受到傳輸頻帶內的總干擾的限制。總干擾包括其它用戶的信號，它主要由聲碼器數(shù)據(jù)(數(shù)字化的聲音)組成。為了盡可能地減輕用戶干擾程度，Gilhousen等人所揭示的CDMA系統(tǒng)使用了可變速率的聲碼器數(shù)據(jù)，以適應在持續(xù)時間固定的數(shù)據(jù)幀內進行傳輸。
對于若干降低了的聲碼器數(shù)據(jù)率，在幀數(shù)據(jù)中設置冗余，以支持在整個幀期間的數(shù)據(jù)傳輸。因此，對于全數(shù)據(jù)速率減小的幀，必需重復少于N個原始數(shù)據(jù)符號以用N個符號填滿該幀。雖然，在相同的傳輸功率時對低速率數(shù)據(jù)的重復產生的干擾程度與全數(shù)據(jù)率的相同，但幀內的冗余信息可以使等價“信息功率”或每個符號的能量的傳輸功率相應地減少。這種技術降低了干擾程度，以使系統(tǒng)增加了多至如聲碼器冗余所允許的容量。
另一種做法，為了以減小的功率重復數(shù)據(jù)，可以僅在一幀內不減小傳輸功率地傳輸?shù)退俾蕯?shù)據(jù)一次。這種技術在該幀的一部分期間進行全功率傳輸，而在未使用的幀部分期間不進行傳輸?？梢詢H把幀內待傳輸?shù)臄?shù)據(jù)塊放置在幀的開始部分，或者幀內其它預定的部分。然而，在具有很多用戶的CDMA系統(tǒng)中，需要更復雜的塊布局處理，以在整個幀期間對來自許多其它用戶之間的干擾進行均勻地分布。在數(shù)據(jù)傳輸時的許多用戶不必要的重疊將不必要地使系統(tǒng)干擾程度增加到最佳平均程度之上。
在Gilhousen等人于1992年3月5日提交、申請?zhí)枮?7/846，312、名稱為“數(shù)據(jù)子幀隨機數(shù)發(fā)生器”的美國專利申請中揭示了復雜的塊布局處理，以確保在整個幀內的干擾程度最小，該專利申請已轉讓給本申請的受讓者，通過援引全部包括在此。
還可以參考美國加州圣迭戈的Qualcomm公司1992年4月21日出版的“推薦的EIA/TIA暫定標準寬帶擴展頻譜數(shù)字蜂窩式系統(tǒng)雙模式移動站-基站兼容標準”，以了解典型的CDMA系統(tǒng)。該CDMA系統(tǒng)標準規(guī)定了5種基本信道數(shù)據(jù)模式用于正向和反向鏈路通信。有3種正向鏈路模式和2種反向鏈路模式。根據(jù)特定的數(shù)據(jù)信道模式，規(guī)定了兩種不同的卷積編碼算法中的一種。兩種是連續(xù)模式，三種是分組模式，順序數(shù)據(jù)被組織到固定的幀時間間隔內。三種模式僅以幾種預定的數(shù)據(jù)率中的一種數(shù)據(jù)率工作，而幀到幀的兩種模式以四種不同的預定的數(shù)據(jù)速率中的任一種速率工作。
數(shù)據(jù)率和信道模式的這種多樣性對任一種單譯碼裝置提出了復雜的要求。在擴展頻譜信道內進行實時串行譯碼使問題變得更困難。即，必須對接收到的信號進行實時檢測、重新組合和譯碼。沒有幀空間可用于傳送原始聲碼器數(shù)據(jù)率的信息。很少有機會檢查接收到的信號的幾種可能的數(shù)據(jù)率，并決定應當對每一新的以哪種特定的速率譯碼。而且，在所有系統(tǒng)信道模式中還要用相同的譯碼裝置，以避免部件增多。在上述的Gilhouse等人的專利中描述的CDMA系統(tǒng)使用了正交偽隨機噪聲(PN)編碼、交織(interleaving)、帶有對各二相移相鍵控(BPSK)符號進行正交覆蓋的調制并對所覆蓋的符號進行四相移相鍵控(QPSK)擴展以及對糾錯的卷積譯碼。這么多種編碼技術中的每一種技術都要求在每個信道模式的接收側具有一定程度的譯碼能力。因此，對于為糾錯而發(fā)送的卷積編碼的符號進行串行譯碼的實時資源有強烈競爭。
對卷積碼的譯碼技術是眾所周知的，它包括由A.J.Viterbi提出的用于糾錯的維特比算法，(“卷積碼的誤差限度和漸近最優(yōu)譯碼算法”，IEEE信息論匯刊，1967年4月，第IT-13卷，No.2，第260—269頁)，諸如G.D.Forney，Jr.(“維特比算法”，IEEE會刊，1973年，第16卷，第268-278頁)和J.A.Heller等人(“衛(wèi)星和空間通信的維特比譯碼”，IEEE通信技術匯刊，1971年10月，第IT-19卷，No.5，第835-848頁)等專家進行過討論。
專家們已經根據(jù)各種具體的要求改進了維特比算法。例如，Hi-rosuke Yamamoto等人(“帶有重復請求的卷積碼維特比譯碼算法”，IEEE信息理論匯刊，1980年9月，第IT-26卷，No.5，第540-547頁)公開了帶有重復請求質量量度的維特比譯碼算法。當接收機可在處理具有較長的約束長度而無反饋的卷積時與使用反饋信道來請求重傳輸時，他們的系統(tǒng)提供了同樣的性能。Yamamoto等人把一個質量比特加到譯碼器輸出中，表示“幀質量”。如果是壞的，則請求重復傳輸。他們證明，他們的算法的可靠性功能接近于沒有重復請求的普通維特比算法的兩倍。
同樣，N.Seshadri等人(“以卷積碼作差錯檢測的擴廣維特比算法”，全球通信89德克薩斯達拉斯，1989年11月，第1534-1538頁)提出了兩種能應用于固定持續(xù)時間內的幀內編碼的話音的推廣維特比算法。在幀內容呈現(xiàn)出不可接受的差錯程度的情況下，相鄰話音幀之間的高度相關性可從相鄰的幀估算出該幀的內容。Seshadri等人證明，把奇偶比特加到話音數(shù)據(jù)中來進行高速率外循環(huán)塊碼的差錯檢測，可以獲得非?？煽康膸瑑热哂唷Ｈ缓笥脙染矸e碼對增信幀進行編碼，再對整個塊進行調制，并經有噪聲的信道發(fā)送。內推廣維特比譯碼器為已譯碼的幀釋放預定數(shù)目的候選對象，它們之中僅有一個應當有正確的奇偶信息。如果沒有一個有正確的奇偶性，并且如果該信息位表示量化的話音幀，那么，能重新進行幀間估算，或者如果返回鏈路是可以用的，會進行自動的重復請求。只要正確的可選對象是預定數(shù)量的候選對象之一，則可以避免進行重傳輸。
遺憾的是上面的揭示既未講授又未建議一種實時譯碼方法在不傳輸信息速率的情形下處理具有幾種預定的數(shù)據(jù)傳輸率中的一種速率、并且速率可以每幀變化的一串幀。顯然，在已有技術中存在未解決的問題和缺陷，本發(fā)明以下述方式解決了這一問題。

發(fā)明內容
本發(fā)明通過提供一種用單個超大規(guī)模集成(VLSI)器件實現(xiàn)的具有專用輸入和輸出緩沖器的串行維特比譯碼器(SVD)來解決上述問題。用維特比方法在幀模式和連續(xù)模式下對每一幀以所有預定的數(shù)據(jù)率對同步的和已量化的碼符號流進行譯碼。設置了幾種質量量度輸出(“差錯量度”)以確定數(shù)據(jù)率。本發(fā)明SVD的較佳實施例可以沒有事先的數(shù)據(jù)率信息而對不同的數(shù)據(jù)率進行譯碼。
本發(fā)明的一個目的在于自動地以多種預定的數(shù)據(jù)率中的任何一種速率對每一幀進行譯碼而無需發(fā)送速率信息。本發(fā)明的SVD對多種信道模式中的每一種模式實現(xiàn)了這一目的，通過設置多條通路以所有可能的預定數(shù)據(jù)率中的每一種速率進行譯碼，并通過提供“差錯量度”來檢測原來的數(shù)據(jù)率。本發(fā)明的SVD的優(yōu)點是，只要卷積碼已知和數(shù)據(jù)分組(或者幀，或者連續(xù))模式已知，它就能以多種預定的幀數(shù)據(jù)率中的一種未知速率進行譯碼。本發(fā)明的SVD的另一個優(yōu)點是，對于每個以假設的預定數(shù)據(jù)率被譯碼的每個幀，可以得到幾個“差錯量度”，用于建立原始數(shù)據(jù)傳輸率。
本發(fā)明的SVD通過記錄譯碼后的輸出數(shù)據(jù)流，把它與輸入碼符號流作比較，以估計輸入流的串行差錯率(SER)，來提供這種差錯量度。本發(fā)明的SVD可以包括諸如循環(huán)冗余檢查(CRC)結果和Ya-mamoto質量量度(YQM)等其它的差錯量度。SER量度估計接收到的碼符號內的差錯。CRC結果檢測原始位數(shù)據(jù)內的位差錯。YQM表示在譯碼后的幀中估計的差錯情況超出了預定的閾值。本發(fā)明的SVD的優(yōu)點是接收機提供這些“差錯量度”中的一個或更多個，作為不用從發(fā)射機接收速率信息而檢測原始數(shù)據(jù)率的手段。
本發(fā)明的另一個目的在于對每種必要的信道模式，提供單個SVD裝置進行譯碼。本發(fā)明的SVD可以把單個VLSI器件用于典型的CDMA系統(tǒng)的正向和反向鏈路信道模式中。例如，該SVD的一個較佳的實施例產生較高的譯碼增益，接近約束長度為9的速率1/2和1/3的卷碼的理論極限，其中，在N＝384個符號(速率×1/2)或N＝576個符號(1/3)的幀分組中處理碼符號數(shù)據(jù)?？梢杂帽景l(fā)明的SVD對任何固定狀態(tài)的幀分組的開始處和結束處或者對連續(xù)的碼符號數(shù)據(jù)流進行譯碼。例如，在重復模式中，CDMA信道這樣工作，在必要時重復每個符號，以填滿幀，把重復的符號聚集為本發(fā)明的SVD內的一個符號，以降低比特速率和功率。在反向CDMA鏈路數(shù)據(jù)子幀隨機數(shù)發(fā)生器(DBR)模式中，僅把每一組重復的符號中的一個符號用上面引用的Gilhousen等的專利申請中所描述的偽隨機幀定比特技術來發(fā)送。用碼速率選項和重復模式，本發(fā)明的SVD在正向重復模式或反向DBR模式中用任何預定的有效數(shù)據(jù)率對碼符號流進行處理。
本發(fā)明的再一個目的在于把內部譯碼過程與外部信道定時要求隔開。本發(fā)明的SVD提供這樣的手段來實現(xiàn)這一目的，向信道微處理器發(fā)送一個中斷，并設置一個輸出緩沖器，把微處理器與系統(tǒng)幀定時隔開，并保持譯碼數(shù)據(jù)和質量量度數(shù)據(jù)。本發(fā)明的SVD還包括輸入緩沖器，要么允許碼符號能連續(xù)地被SVD以信道符號速率接收，要么作為幀分組闖入SVD。專用輸入和輸出緩沖器使本發(fā)明的SVD獨立地操作外部信道和微處理器定時。靈活的微處理器接口使SVD可用于各種微處理系統(tǒng)。
如圖5所示，本發(fā)明的SVD包括5個主要部件。輸入緩沖器(IB)存儲多于一幀的碼符號數(shù)據(jù)。在塊模式中，這可以使SVD必要時重復處理數(shù)據(jù)多次，以識別用于信道幀的實際的重復或DBR模式數(shù)據(jù)率。維特比譯碼器(VD)從IB接收軟判決碼符號，并以現(xiàn)有技術中已知的加—比較—選擇(ACS)邏輯來對它們進行處理。把ACS處理的結果存儲在VD內的內部路徑存儲器中。在通過許多判決字及時反向跟蹤之后，通過該路徑存儲器的鏈式返回過程為每個碼符號組提供了一個數(shù)據(jù)比特。把每個這些單個數(shù)據(jù)比特與諸如Yamamo-to的質量量度(YQM)一起存儲在輸出緩沖器(OB)內，輸出緩沖器(OB)是本發(fā)明的第三個部件。在幀分組模式中，以四種不同速率的對碼符號進行譯碼，把得到的四種譯碼后的數(shù)據(jù)分組(包括質量信息)存儲在OB內，并保持約半個固定的幀持續(xù)時間，以使微處理器能讀取它們。第四個部件是控制塊(CB)，它產生本發(fā)明的SVD工作所必需的所有內部定時信號。該內部定時從CDMA系統(tǒng)時鐘和外部譯碼器同步選通信號得到。本發(fā)明的SVD通過第五個微處理器接口(MI)部件來進行初始化和進行控制，它連接到本發(fā)明的第四個部件CB上。數(shù)據(jù)也可以通過MI來接收。
參考了下面的說明、權利要求和附圖，將會使本發(fā)明的上述以及其它目的、特征和優(yōu)點變得更明了。
附圖描述為了更全面地理解本發(fā)明，現(xiàn)在參見下面結合附圖所示的實施例的詳細描述，其中

圖1是CDMA移動接收機的功能方框圖；圖2是CDMA區(qū)站信道卡接收機的功能方框圖；圖3包含圖3A-3E，是五種CDMA信道類型的技術指標；圖4是普通的CDMA模式設置參數(shù)的技術指標；圖5是本發(fā)明的串行維特比譯碼器(SVD)的功能方框圖；圖6包含圖6A-6B，示出了維特比譯碼器的理論運作情況；圖7是本發(fā)明的輸入緩沖器(IB)的功能方框圖；圖8是CDMA系統(tǒng)的數(shù)據(jù)分幀隨機數(shù)發(fā)生(DBR)符號選擇的技術指標；圖9是本發(fā)明的維特比譯碼器(VD)的功能框圖；圖10是本發(fā)明的輸出緩沖器(OB)的功能方框圖；圖11是本發(fā)明的Yamamoto質量量度(YQM)邏輯的功能方框圖。
本發(fā)明的實施方式CDMA系統(tǒng)的譯碼問題為了討論和描述的目的，在上面引用的Gilhousen等人的專利中所描述的典型的CDMA移動通信系統(tǒng)的實施例的范圍內描述本發(fā)明。然而，應當理解，本發(fā)明還可用于其它類型的通信系統(tǒng)，如，個人通信系統(tǒng)(PCS)、無線市話回路，用戶小交換機(PBX)，或者其它可用的無線通信系統(tǒng)。而且，使用諸如時分多址(TDMA)等公知的其它傳輸調制技術的其它系統(tǒng)都可以使用本發(fā)明。如在上面引用的Gilhousen等人的專利中所描述的，典型的CDMA移動通信系統(tǒng)實施例對譯碼裝置和方法提出了許多要求，直到現(xiàn)在，現(xiàn)有技術中已知的單個譯碼器設計仍未有效地滿足這些要求。現(xiàn)在為解釋的目的，對這些要求作如下簡要的描述。
圖1示出了CDMA系統(tǒng)的移動接收機調制解調器結構的方框圖。本發(fā)明的串行維特比譯碼器(SVD)20與移動站調制解調器22的其它部件有關。在工作時，RF接收機接收射頻信號，在模擬處理器28的參與和中央處理單元(CPU)30的控制下，解調器26對射頻信號進行解調。解調后的數(shù)據(jù)流由交織器32進行去交織，交織器32在SVD輸入端34提供串行符號流。在合適的信號線上把同步、定時和時鐘信號傳送給SVD20。SVD20與微處理器總線36聯(lián)接，用以與聲碼器38進行通信，聲碼器38對已由SVD譯碼的話音信號進行重建。
圖2示出了涉及區(qū)站接收機調制解調器信道卡邏輯40的相同的SVD20。CPU42、交織器44和解調器46在功能上與圖1中與它們對應的部件相似。如圖1所示，SVD20在譯碼器輸入端34上接收串行碼符號流，并在微處理器總線36上產生并行數(shù)據(jù)流，用以把該數(shù)據(jù)流傳送到邏輯40的其它部件(未圖示)。
對于上面引用的Gihousen等人的專利中所揭示的CDMA系統(tǒng)，SVD20必須以五種基本信道模式中的任一種進行工作，對正向和反向鏈路數(shù)據(jù)提供全部所需要的譯碼。在圖3A-3E中描述了這些模式。從區(qū)站到移動用戶的正向鏈路使用如圖3A-3C所示的三種模式(同步、傳呼和通話)。從移動用戶到區(qū)站的反向鏈路使用如圖3D-3E所示的兩種模式(接入和通話)。
圖3A通過例子描述了正向鏈路同步信道調制參數(shù)。從以速率1/2(約束長度K＝9)卷積編碼的信道對同步信道數(shù)據(jù)進行譯碼，并對每個編碼符號重復一次。數(shù)據(jù)以每秒4800個調制符號進行發(fā)送，SVD20每80毫秒接收包含384個調制符號的超幀。因此，SVD20能把該信道預先設定到固定的1200bps速率上。在幀邊界上不用循環(huán)冗余檢查(CRC)碼把原始位數(shù)據(jù)編碼成連續(xù)流。等效的原始位數(shù)據(jù)速率是1200bps。
圖3B通過例子描述了正向傳呼信道調制參數(shù)。從以速率1/2(K＝9)卷積編碼的信道對傳呼信道數(shù)據(jù)進行譯碼，并根據(jù)原始位數(shù)據(jù)速率，對每個碼符號傳輸一次、兩次或者四次。該信道的原始位數(shù)據(jù)率是預先設定的，并不隨幀而變化。因此，SVD20能把該信道預先設定到固定的原始位數(shù)據(jù)速率上。數(shù)據(jù)以每秒19200個符號進行發(fā)送，SVD20每20毫秒接收包含384個調制符號的幀。在幀邊界上不用CRC碼把數(shù)據(jù)編碼成連續(xù)流。
圖3C通過例子描述了正向通話信道調制參數(shù)。從以速率1/2(K＝9)卷積編碼的信道對正向鏈路通話信道數(shù)據(jù)進行譯碼，并根據(jù)發(fā)端聲碼器對每幀選出的原始位數(shù)據(jù)速率，對每個碼符號發(fā)送多至八次。在發(fā)端聲碼器的控制下，原始位數(shù)據(jù)速率能隨幀改變，因為該數(shù)據(jù)速率不能預先設定，SVD20必須以所有可能的速率對每幀進行譯碼。數(shù)據(jù)以19200個符號每秒(sps)進行發(fā)送，SVD20每20毫秒接收384個調制符號的新幀。把數(shù)據(jù)編碼成在開始和結束處為零狀態(tài)(在進行編碼之前，把“0”比特加在每幀的結束處)的分組，而CRC碼預計出現(xiàn)在96個原始比特和192個原始比特的每個分組的結束處。并不希望CRC碼帶有短(48和24比特)分組，因為空間的限制使CRC變得很花錢。
圖3D通過例子描述了反向通話信道調制參數(shù)。從以速率1/3(K＝9)卷積編碼的信道對反向鏈路通話信道數(shù)據(jù)進行譯碼。對每個碼符號重復多到七次(出現(xiàn)8次)，但在一個子幀內僅發(fā)送每個重復的碼符號中的一個。子幀定時由取自前一幀PN碼的最后幾位的隨機數(shù)來決定。碼符號重復率隨每幀的原始聲碼器數(shù)據(jù)速率而變化。SVD必須對每幀同時以所有的速率進行譯碼，這是因為發(fā)端聲碼器能隨幀改變原始位數(shù)據(jù)速率。雖然SVD20并不知道一特定幀的原始位數(shù)據(jù)速率，但可從前一幀的PN碼的最后幾位得到重復符號的每一幀的子幀定時。數(shù)據(jù)以28800個碼符號每秒進行發(fā)送，SVD20每20毫秒接收包含576個可能的碼符號(potential code symbol)的幀。把數(shù)據(jù)編碼成在開始和結束處為零狀態(tài)的分組，因為在每個分組的結束處加入了“0”比特。CRC碼預計出現(xiàn)在96個原始比特和1 92個原始比特的每個分組的結束處(緊接在“0”比特序列之前)。包含少于96個原始比特的幀省略了CRC碼，以節(jié)省空間。
圖3E通過例子提供了反向鏈路接入信道調制參數(shù)。從以速率1/3(K＝9)卷積編碼的信道對反向鏈路接入信道數(shù)據(jù)進行譯碼，并對每個碼符號重復兩次。原始位數(shù)據(jù)速率固定在4800bps上，而SVD20能為該信道進行預先設定，以工作在該單一的固定速率上。數(shù)據(jù)以28800個碼符號每秒進行發(fā)送，SVD20每20毫秒接收包含576個調制符號的幀。把數(shù)據(jù)編碼成在開始和結束處為零狀態(tài)(在每個分組的結束處加入“0”比特)的分組，但不提供CRC碼。
本發(fā)明的SVD適用于圖3所提供的五種示范性信道描述中的每一種，因為該SVD具有連續(xù)多速率譯碼、從連續(xù)到分組模式的轉換和在(1/2到1/3)卷積編碼速率之間的轉換的能力。更重要的是，本發(fā)明的SVD能對正向或反向通話信道數(shù)據(jù)中的每一種數(shù)據(jù)進行譯碼。參見上面引用的Gilhousen等人的專利和專利申請能更好地理解這種正向和反向通話信道的區(qū)別。
圖4是一表格，該表格總結了本發(fā)明的SVD對于上面結合圖3討論的五種示范性信道所必需的控制信號功能。請注意，正向傳呼和同步信道的原始位數(shù)據(jù)速率是固定的。單片SVD的實施例本發(fā)明的SVD最好是實現(xiàn)成單個超大規(guī)模集成(VLSI)電路。圖5示出了SVD20的典型實施例的五種主要部件。輸入緩沖器(IB)48存儲1.5幀數(shù)據(jù)，因而，對一幀有多個譯碼通路，以在后面確定該幀的正確的重復或數(shù)據(jù)子幀隨機數(shù)發(fā)生器(DBR)模式數(shù)據(jù)速率。維特比譯碼器(VD)50在7比特符號緩沖總線(symbuf)7上接收IB48的軟判決符號。這些碼符號由相加—選擇一比較(ACS)邏輯進行處理，其結果作為狀態(tài)量度存儲在內部隨機存取存儲器(RAM)內。把ASC處理的判決存儲到內部路徑存儲器內。在通過64級判決字及時反向跟蹤之后，通過該路徑存儲器的反向鏈接處理識別各碼符號組的單個輸出數(shù)據(jù)位，以確保路徑已與最可能的全球路徑合并。這些輸出數(shù)據(jù)位與質量量度(QM)信息一起通過數(shù)據(jù)線56存儲在輸出緩沖器(OB)54內。在VD50譯碼完成之后，OB54保留譯碼后的數(shù)據(jù)，以便微處理器接口58在譯碼數(shù)據(jù)(decdata)線60上進行訪問。在分組模式中，以四種不同的原始位數(shù)據(jù)速率對碼符號進行譯碼，并把得到的四個輸出數(shù)據(jù)分組與相關的QM數(shù)據(jù)一起存儲在OB54內。這種結構能使微處理器(未示出)用約10毫秒來讀取OB54內的數(shù)據(jù)。通過微處理器接口58和產生SVD20所有必需的內部定時的控制器62，對SVD20進行初始化和控制。定時從系統(tǒng)時鐘和譯碼器同步選通得到。維特比譯碼算法在現(xiàn)有技術中維特比譯碼器的一般理論是眾所周知的，并通過參閱上面引用的一種參考資料可以理解?，F(xiàn)在簡要描述一下該理論以更容易理解本發(fā)明。
卷積譯碼器把原始數(shù)據(jù)比特序列(輸入比特流)轉換成編碼符號序列(輸出符號流)。對于每一個輸入比特，有多個輸出編碼符號，它們由該輸入比特和前(K—1)個輸入比特決定，其中K為譯碼器的約束長度。每個比特符號產生的編碼符號數(shù)目由編碼速率決定，即，例如，速率為1/2，數(shù)目為2，速率為1/3，數(shù)目為3。根據(jù)諸如由序列X8＋X6＋X5＋X4＋1(八進制值05618)表示的速率1/2G1碼的專門的多項式碼，通過對輸入流進行移比特和異或產生每個碼符號。多項式碼內的比特數(shù)與約束長度相等，對于本發(fā)明的SVD較佳實施例，該值固定為9。通過模擬非系統(tǒng)碼來選擇實際碼(G0，G1)或(G0，G1，G2)，以確定移動環(huán)境內最佳的差錯特性。上面討論的在典型的CD-MA系統(tǒng)中使用的較好的卷積碼是對于正向鏈路，G0＝07538和G1＝05618；對于反向鏈路，G0＝05578，G1＝06638，G2＝07118。這些卷積碼提供為1/2編碼速率提供了最小的自由漢明(Hamming)距離12，為1/3編碼速率提供了最小的自由漢明距離18。
維特比譯碼器算法通過為輸入碼符號流尋找最可能的譯碼序列進行運算。首先，計算每條可能路徑的相對概率的狀態(tài)量度或權重。把最可能進入每個狀態(tài)的轉換存儲在所有狀態(tài)的路徑存儲器內，然后譯碼器通過最可能的序列及時跟蹤或反向鏈接，以選擇每個輸出位。該過程中主要的步驟是分支量度產生、狀態(tài)量度產生和反向鏈接路徑判決。三個參數(shù)決定了特定的約束長度和速率的譯碼器的性能輸入碼符號的步長和量化級數(shù)目、狀態(tài)量度歸一化方法和路徑存儲器的有效反向鏈接深度。
分支量度是對應于轉換概率算法的費用函數(shù)，每個可能的比特轉換已經產生了給出的軟判決輸入碼符號。對軟判決內的符號和幅度信息，進行度量和組合以產生每個分支量度。對于1/2速率，有四種可能的量度。對于1/3速率，有八種可能的量度，對于任意的1/n速率，有2n種可能的量度。通過經驗和模擬，在目標信道上為最好的譯碼器性能選擇用于計算和度量分支量度的公式。這些公式由本發(fā)明的SVD邏輯來實現(xiàn)。量度輸入由存儲在VD50的符號量度表(SMT)內的符號量度值來換算?！皠h除”電平使在計算分支量度時忽略碼符號。刪除可用于在需要較高的信道數(shù)據(jù)速率時“壓縮”碼。另外，刪除還能用于除去一些屬于“隱藏”數(shù)據(jù)或控制信道的信道碼符號。由于被刪除的碼符號不再影響量度值，所以適當?shù)膭h除率對譯碼性能并無顯著的影響。
卷積碼能產生無窮的碼符號序列，但碼的某些特性使它可以減少符號序列的數(shù)目。第一個特性是僅考慮進入狀態(tài)的最佳(最有可能)的路徑，因為通過一狀態(tài)的任何全局路徑必須采用最佳的局部路徑。第二個特性是卷積碼結構是重復的，它有對稱的碼樹。因此，必須把碼序列并入由數(shù)目有限的獨有的比特流圖形產生的等效序列中。對于給定的約束長度K，有2K—1種可能的數(shù)據(jù)比特圖形(此處命名為“狀態(tài)”)，必須對它進行估計，以確定最有可能的全局路徑。
圖6示出了基于G0＝58和G1＝78的例示的K＝3(1/2)碼合并序列的典型籬笆圖。圖中示出了在狀態(tài)之間進行轉換所需要的符號。對于每種狀態(tài)，要計算表示沿通過該狀態(tài)的一條路徑的相對概率的狀態(tài)量度(未示出)。狀態(tài)量度計算由相加—比較—選擇(ACS)過程來進行。把當前狀態(tài)之前的每種可能的狀態(tài)的狀態(tài)量度加到分支量度中，以從前一狀態(tài)轉換到當前狀態(tài)。把和進行比較，選出由最小的和所表示的最可能的轉換，并把它分配給當前狀態(tài)作為狀態(tài)量度。每個ACS的判決比特是產生所選轉換的前一狀態(tài)的最低有效比特(最老的比特)的值。對籬笆列上的所有狀態(tài)的判決成為路徑存儲字。
由于發(fā)生器多項式(G0和G1)內的第一項和最后一項是相同的，在兩條路徑上發(fā)送的進入和離開任一種狀態(tài)的符號(C0，C1)的假設(hypothesis)(i，j)是二進制的。這些ACS狀態(tài)關系用圖6B的蝶形圖來圖示。當然，在無噪聲信道中，碼符號值(c0，c1)是無差錯的，狀態(tài)量度為零，或者在最大值處飽和，零狀態(tài)量度表示最可能的全局路徑上的一個狀態(tài)。
參見圖6B，把從狀態(tài)x0到0x的分支量度加入到x0狀態(tài)量度上，以確定兩種可能的0x狀態(tài)量度的第一種。把從狀態(tài)x1的分支量度加到x1狀態(tài)量度值上，以尋找第二種可能的0x狀態(tài)量度。然后把這兩種可能的值中最小的值作為新的0x狀態(tài)量度值。對1x狀態(tài)和所有該籬笆列中的其它狀態(tài)重復這種過程。對應于一個原始位為每個新碼符號組產生新的列。把每對狀態(tài)量度之間的差值與預定的質量閾值(QT)作比較，以Yamamoto等人在上面引用的論文中所建議的和如下文結合圖12所描述的方式得出Yamamoto質量量度(YQM)或新狀態(tài)的“qbit”。
一當把局部ACS判決的矩陣存儲到路徑存儲器內時，反向鏈接過程沿反向通過該矩陣的路徑。反向鏈接在由ACS陣列報告的“最佳狀態(tài)”處開始，然后用在路徑存儲器字內的該狀態(tài)(比特地置)的判決來確定前一最佳(最可能)狀態(tài)。通過至少五或六個判決的約束長度來運行反向鏈接，以保證采用的路徑并入最可能的全局路徑。對于約束長度為9，有63種狀態(tài)的反向鏈接路徑深度是足夠的。反向鏈接結束處的最后的判決被認為是維特比譯碼器的輸出位的最佳判決。對于每個順序的原始數(shù)據(jù)位，由ACS陣列產生新的判決字和新的最佳狀態(tài)，并通過相同的路徑長度從新的籬笆列返回進行重復反向鏈接過程。因此，每個新的比特符號通過一個籬笆走出一個路徑存儲器內的64狀態(tài)反向鏈接窗。
在上面結合圖3討論的示例性的幀規(guī)格中，對于把數(shù)據(jù)分成組的所有操作模式，通過把八個“0”比特的尾部插在數(shù)據(jù)的結束處，而在所有“零”狀態(tài)時啟動和結束譯碼。在多速率譯碼時，SVD在每幀的第一組八個籬笆列為零期間把判決比特強制輸入到路徑存儲器中。這保證了為每幀所選的路徑在所有可能數(shù)據(jù)速率的所有“零”狀態(tài)時啟動和結束。輸入緩沖器(IB)的描述下面對本發(fā)明的SVD功能的描述依賴于對各種處理過程的這些示范性的定義。
內部CHIPX8時鐘這是內部器件工作的主時鐘，最好為9.8304MHz。
計算周期這是通過ACS對108(圖9)處理分支量度和各對先前狀態(tài)量度的時間，等價于兩個內部CHIPX8時鐘周期。
處理周期這是通過反向鏈接處理一個原始數(shù)據(jù)比特的時間，等于128＋3個計算周期，對它的要求是能通過ACS邏輯106處理完64個分支量度。
塊周期這是對四種可能的幀分組大小的處理時間，等于192、96、48或24個處理周期。
緩沖器周期這是在VD50中處理一幀所有四種可能的分組速率并形成最終的反向鏈接清洗和清除操作的時間。它等于432個處理周期(192＋96＋48＋24＋72)。
幀這是發(fā)送分組內的所有碼符號所需要的時間窗，除了同步信道之外，一般等于20毫秒，累積三個26.67毫秒的幀形成一個80毫秒的超幀。
圖7提供了本發(fā)明的輸入緩沖器(IB)48的較佳實施例的示意框圖。IB48在譯碼器輸入線34上接收碼符號，并在symbuf總線52上提供為所有可能預定的聲碼器數(shù)據(jù)速率已進行選擇和累積的這些碼符號。如圖4所示，IB48對正向鏈路信道工作在重復模式中，而對反向鏈路信道工作在重復模式或數(shù)據(jù)子幀隨機(DBR)模式中。在重復模式中，IB48把碼符號進行累加，使它們以采用最初的全速率的輸入碼符號速率的1/2、1/4和1/8的累加符號速率提供在symbuf總線52上。在DBR模式中，IB48根據(jù)從按照最初全幀塊分組的當前幀內的PN序列的最后幾位得出的隨機產生的碼字，為按位于幀內1/2、1/4和1/8的數(shù)據(jù)塊大小分組選擇碼符號。兩種IB模式在譯碼器輸入線34上輸入的碼符號是相同的。當IB48已接收到足夠多的碼符號以跟上VD50譯碼處理時，由DECSTB線64選通編碼符號位，在INBUFRDY線66上向VD50發(fā)送準備選通信號。然后IB48根據(jù)要求經symbuf總線52向VD50順序提供碼符號。
由DECMODE總線68上的模式控制字控制譯碼器模式，它包括幾個影響IB工作的控制比特。各種IB48的工作模式可以參照圖4來理解。在DECMODE總線68上的信號中的幾個信號還決定在inbufrdy線66上向VD50發(fā)送的選通信號的定時關系。這些位中的一位對應于如上面結合圖3所描述的四種可替換的原始位數(shù)據(jù)速率的四種不同的分組大小中的每一種確定碼符號邊界。DECMODE總線68上的其它一些位根據(jù)DBR位置碼決定是否在將重復的碼符號提供至symbuf總線52或僅選出它們之前由IB48對它們進行累加。
以DECSYNC線70上出現(xiàn)的選通信號開始每個SVD20的輸入周期。在DECSTB線64上的允許對IB48進行初始化的分組的第一個碼符號的選通信號出現(xiàn)之前的至少1 5個內部時鐘(CHIPX8)在DECSYNC線70上出現(xiàn)選通信號。在線70上的每個選通信號之后，IB48要有384或576個碼符號通過DECSTB線64被選通進入緩沖器72。卷積編碼速率(圖4)決定是384(＝2×192)個還是576(＝3×192)個碼符號。由內部CHIPX8時鐘(未圖示)把譯碼器輸入端34上的碼符號位從最高有效位(MSB)到最低有效位(LSB)連續(xù)地加以串行計時。由DECSTB線64上的選通信號對每個符號的最低有效比特作標記，從而把所有碼符號鎖存入并行符號寄存器74內。如果碼符號來自卷積去交織器，則由DECSTB線64以每幀384個符號的速率對輸入符號計時。如果工作在反向鏈路信道，碼符號來自塊去交織器，以高至最大輸入速率(每七個內部XHIPX8個時鐘周期一個碼符號)使輸入碼符號在IB48內分組。最大分組速率受到仲裁邏輯(未圖示)的限制，它允許在填充時從緩沖器72讀取碼符號。當在symbuf總線52上開始輸出時，緩沖器控制邏輯76在IN-BUFRDY線66上產生信號，以通知控制器62。
緩沖器控制器76內的兩比特“psize”計數(shù)器(未圖示)由線66上的INBUFRDY選通信號進行復位。psize計數(shù)器的內容表示sym-buf總線52上的碼符號的分組大小，它可以是24、48、96或192個原始比特。線66上的選通信號啟動VD50開始工作，用DECMODE總線68上的兩個比特來指示在線66有效之前IB48必須接收到的碼符號的數(shù)目。這種可選擇的INBUFDRY線66的選通延時使SVD20內處理延時優(yōu)化。
當選通INBUFDRY線66后，就使緩沖器72的讀地址和重復緩沖器78的寫地址復位。然后預取緩沖器72內的第一個碼符號，并把它鎖存在symbuf總線52上。然后響應于symstb線80上的一個選通信號，使緩沖器72的讀地址指針加1，取出下一個碼符號，并把它鎖存到總線52上。每七個內部CHIPX8時鐘周期symstb線80上的IB讀選通被限制到一個讀周期，以有時間對緩沖器72的讀和寫操作進行交織。從當前幀讀取的碼符號的數(shù)目由DECMODE總線68上的信號確定。在緩沖器72從第一分組讀取了表示192個原始數(shù)據(jù)比特的碼符號后，根據(jù)選擇和累積邏輯82從重復緩沖器78讀取96、48和24個位分組。在讀取了每個分組的最后一個碼符號后，使重復緩沖器78的讀和寫地址復位，緩沖器76內的“psize”計數(shù)器(未圖示)加1?！皃size”計數(shù)器的內容決定了從緩沖器72或重復緩沖器78取出的碼字地址，而且還控制選擇和累積邏輯82，使合適的碼符號出現(xiàn)在symbuf器總線52上。在每次讀取之后，只要“psize”計數(shù)器不為零，就將重復緩沖器78的讀地址指針加1。在從緩沖器72或重復緩沖器78讀取了每個其它數(shù)據(jù)之后，把重復緩沖器78的寫指針加1。以相同的順序從IB50輸出碼符號而不考慮SVD20的工作模式，但當在連續(xù)模式中以固定的重復速率工作時，VD50忽略未使用的分組。
當在重復模式中從緩沖器72讀取碼符號時，由邏輯82把每一對碼符號加在一起，并存儲到重復緩沖器78內。當INBUFDRY線66被選通并且在把每一對之和寫入到重復緩沖器78之后，將累加器復位到零。當從重復緩沖器78讀取碼符號時，它們也以對的形式相加，并寫回到重復緩沖器78內。對192、96和48個符號分組的每個符號對重復這種相同的操作。重復緩沖器78的7個比特的字長度可以存儲而不用對多到8個編碼符號的和進行截斷。當工作在DBR模式時，強使反饋到邏輯82內的經累加器累加的碼符號為零，從而邏輯82的輸出是從緩沖器72的輸入的符號。僅允許由DBR碼比特(未圖示)所選的符號寫入到重復緩沖器78。psize寄存器的內容和行地址(發(fā)送的時隙數(shù))控制把哪個DBR碼比特用于選擇符號。如此選擇一組DBR碼比特，使任何低速率的DBR碼比特成為高速率DBR碼位的子組。
正向鏈路同步信道使用128個符號的26.67毫秒的幀，這些符號以不變的每秒4800個符號作為連續(xù)流發(fā)送。IB48在80毫秒內接收三去交織同步幀，使一個譯碼器分組具有384個符號，但為這種“超幀”僅需要在DECSYNC線70上從去交織器得到一個選通信號。對每個同步信道碼符號重復兩次，并把該1200BPS信道上的80毫秒的幀譯碼成帶有符號重復因數(shù)為2的96比特分組。同步信道工作在連續(xù)模式，但由于通過SVD20延時的緣故輸出數(shù)據(jù)延遲71個比特，每個分組中的第一位先于當前分組接收到的6個分組的26.67毫秒的同步分組的第二十六位。這些定時細節(jié)由控制器62和微處理器接口58(圖5)來控制。
在反向鏈路信道，能以高至片碼速率把576個符號幀一次送入IB48內，該片碼速率是CHIPX8時鐘速率的八分之一。把碼符號按順序寫入到緩沖器72內，它可以被看作32行×18列的陣列。按列讀取和寫入碼符號。即，以與寫入它們相同的順序從緩沖器72讀取碼符號。當接收到一個分組中的第六個符號時，IB48可以在每個處理周期期間向VD50發(fā)送三個一組的碼符號(表示一個原始數(shù)據(jù)比特)，直至處理完整個分組。在復位與每個緩沖周期結束之后，由內部時鐘把譯碼器輸入端34上的由DBR選擇的比特連續(xù)計時到DBR編碼寄存器(未示出)內。在DECSYNC線70上有選通信號時把結束處帶有DBR—13的十四個比特作為下一個緩沖周期的DBR-CODE字鎖存。這些DBRCODE位，DBR-0到DBR-13用于選擇經總線52送至VD50的全速率符號寫入到重復緩沖器78內的碼符號。一當處理完整個分組，就同樣的方法處理留在重復緩沖器78內的半個分組。在經總線52向VD50發(fā)送半個分組的碼符號時，把那些由DBRCODE選出的符號作為四分之一個分組重新寫入到重復緩沖器內。用類似的方法處理四分之一分組和下一個八分之一分組。
圖8示出了用于確定從緩沖器72用哪16個時隙(行對)的DBRCODE符號選擇算法。對于全速率操作，發(fā)送所有16個時隙(32行)。然而，在較低的速率下，發(fā)射機在傳輸一些時隙期間關閉。例如，四分之一速率僅發(fā)送第一組四個時隙中的一個，作為第一組36個碼符號。按行來發(fā)送碼符號，但去交織器按列把它們發(fā)送給SVD20。由于發(fā)送DBR算法在交織器內跳過一些行，所以部分速率實際上沒有幾行。對于DBR1/4速率，緩沖器72僅包含八行數(shù)據(jù)和余下行中的噪聲符號。與反向鏈路通話相比，反向鏈路訪問信道(圖3E)以1/3卷積編碼速率工作在重復模式，碼符號重復兩次，以在反向通話信道上提供約2.5dB的增益。參見上面引用的Gilhousen等人的專利申請能更好地理解發(fā)送DBR算法。
除了圖7所示的功能邏輯之外，IB48還包含測試邏輯，以提供自測試驗證功能。本發(fā)明的維特比譯碼器元件圖9為VD50的功能框圖，VD50處理從IB48到達總線52上的碼符號。VD50在rdata線56上與質量信息一起輸出譯碼后的比特流。這些功能在圖9所示的六個子模塊中完成。DECMODE總線68來的兩個比特控制VD50在DECRATE線84和PACKET線86上的工作。存儲在符號量度表(SMT)88內的數(shù)據(jù)表為可編程的查找表，它把總線52上的7比特碼符號轉換成合適的4比特標度，以便分支量度邏輯90進行校正操作。SMT88提供了處理不同操作模式所需要的靈活性。對VD50的控制信息一般設在分組處理呼叫的開始處，在通話接收期間不變化。線84上的DECRATE信號決定在分支量度計算中包括多少個碼符號，并且，線86上的PACKET信號在各分組開始時清除狀態(tài)量度值。SMT88的內容把總線22上的4，5，6和7比特輸入碼符號轉換成用于分支量度邏輯90在內部SMT-SYM總線92上的經定標的四比特輸出碼符號。這些轉換包括對累積在IB48內的低數(shù)據(jù)速率分組的碼符號進行加倍、四倍和八倍操作的必要的補償。在總線52上輸入的每個碼符號為SMT88提供了低階地址位，然后把諸如地址等數(shù)據(jù)作為SMTSYM值在總線92上輸出。SMT88為重復和DBR兩種模式中四種速率的每一種存儲單獨的基準點。
對于每種分組，VD50保持對表示Yamamoto質量量度(YQM)的一個質量比特的跟蹤。把每個各分組大小的最近處理周期的最佳狀態(tài)(定義為零)的質量比特存儲在YQM寄存器93內，該質量位在后面用于確定原始數(shù)據(jù)傳輸速率。
符號差錯率(SER)邏輯94把輸入i和j符號硬判決與由重譯碼輸出數(shù)據(jù)的c0和c1值作比較，以在SERROR總線96上產行每個分組的SER字節(jié)?？偩€96上的值最大(飽和)為255，該值也在后面用于確定原始數(shù)據(jù)傳輸速率。
SMT88由隨機存取存儲器(RAM)和負載控制邏輯組成，向RAM多路傳輸寫地址和寫選通信號。SYMBUF總線52上的7比特輸入符號用于在SMTSYM總線92上成為輸出符號的4位數(shù)據(jù)值的地址的LSB。psize總線98上的psize值形成RAM地址的兩個MSB，它能為不同的分組選擇不同的轉換來補償由IB48引入的累加和。
用速率1/2碼的一對(c0，c1)和速率1/3卷積碼的三個一組的(c0，c1，c2)對維特比譯碼器據(jù)以工作的籬笆的分支(圖6A)作標記。因此，在任何ACS操作之前，必須分別計算速率1/2和1/3的兩種可能的值(c0.c1)或三種可能的值(c0，c1，c2)的每個值的適當?shù)姆种Я慷?。這些分支量度根據(jù)下面的公式1來計算。例如，在每個計算周期期間，分支量度邏輯90在BMETRIC總線100上產生一對新的量度Rijk。它們是根據(jù)SMTSYM總線92上的輸入符號(r2，r1，r0)和定時控制邏輯104在hyp總線102上發(fā)送的符號(c2，c1，c0)的假設(hypothesis)計算的。 其中cx為目標ACS狀態(tài)時總線102上的i、j或k的假設，rx3為總線92上的每個碼符號的記號，(rx2，rx1，rx0)為SMTSYM總線92上的每個符號量度的三個LSB。
把總線92上表示單個原始數(shù)據(jù)比特的三個符號量度中的每一個選通入在分支量度邏輯90內的一組輸入鎖存器(未圖示)內。為譯碼速率1/2(或1/3)轉換輸入信息的兩個(或三個)碼符號，在總線100上提供四比特分支量度對。如果DECRATE線84指定卷積編碼速率為1/2，則強制使總線92上的第三符號為零。把總線100上的分支量度對送到相加—比較—選擇(ACS)邏輯106，其中，在每個ACS計算周期期間選出兩個分支量度中的一個。對于關于輸入數(shù)據(jù)的每個假設，根據(jù)公式1計算總線100上的4比特分支量度。還產生一個4比特分支量度用于實現(xiàn)假設。在該式中，如果碼符號的記號與該假設一致，則把碼符號的幅度加到Rijk量度上；否則，把零加到量度上。速率1/2的分支量度值預計在0到14的范圍，而速率1/3的分支量度預計在0到15的范圍。ACS邏輯分支量度加法器的飽和值為15。
從SMT88到分支量度邏輯90的總線92上的符號量度以記號—幅度的格式表示，由符號值根據(jù)下面示范性的查找表來確定刪除。
速率1/3的符號量度 速率1/2的符號量度最強的一0101 最強的一0111最弱的一0001 最弱的一0001刪除0000 刪除0000刪除1000 刪除1000最弱的零1001 最弱的零1001最強的零1101 最強的零1111如果速率1/3的預計范圍外的符號量度溢出了該累加器，則總線100上的分支量度在15(11112)飽和。
ACS邏輯106在每次允許的計算周期期間，處理總線100上的輸入分支量度。一對ACS邏輯塊108處理總線100上的4比特分支量度和狀態(tài)RAM110來的5比特狀態(tài)量度，以在內部總線112上產生一對判決位，并在另一根內部總線114上產生一對新的狀態(tài)量度。把在總線112上的判定位(它們是每個ACS對108中的最佳先前狀態(tài)的LSB)移入8比特輸出鎖存器116。在判決(desisions)總線118上把每四對判決對的8比特判決字節(jié)輸出到反向鏈接邏輯120。
在每個分組的第一處理周期期間，在從狀態(tài)RAM110讀取時，把零狀態(tài)的量度設置成零，而把所有其它量度設置到它們的飽和值。在分組模式中，對于每幀的開頭8個處理周期，強使總線118上的判決和總線122上的最佳狀態(tài)為零。在通過把當前狀態(tài)從MSB移到LSB計算得到的位置上把新的狀態(tài)量度、前一狀態(tài)量度的最小和以及鏈路分支量度寫回到狀態(tài)RAM110中。為相等的量度選擇零假設判決。在每個處理周期開始時把狀態(tài)零的新的量度寫入到最佳狀態(tài)鎖存器124中。把在當前處理周期中的所有其它新的狀態(tài)量度與鎖存器124內的當前最佳狀態(tài)量度相比較，并用較小的一個量度代替鎖存器124內的當前最佳的狀態(tài)量度。在當前處理周期期間當從狀態(tài)RAM110讀取前一處理周期原最佳狀態(tài)量度時，從每個狀態(tài)量度中減去前一處理周期的最佳狀態(tài)量度。ACS106繼續(xù)累加量度并進行歸一化，直到所有四個碼符號分組都被處理。
把Yamamoto質量量度(YQM)或“qbit”依附于各狀態(tài)量度。在第一個IB處理周期期間，把初始狀態(tài)零的YQM比特設置成“好”或真(0)，把所有其它的YQM比特設置成“壞”或假(1)。如果選出的先前狀態(tài)量度的YQM位是假，或者ACS計算得到的量度差小于或等于量度閾值寄存器(見圖11中的MUX216)規(guī)定的預定的質量閾值(QT)，則把ACS邏輯106計算得到的每個新的狀態(tài)量度的YQM比特設置成假(1)。
本發(fā)明重要組成部分是在譯碼期間產生的“差錯量度”組，它包括三類質量信息。對于幾個數(shù)據(jù)速率假設(例如，9600，4800等)，SVD20產生一個或一個以上個獨立的質量量度元素。這些包括循環(huán)冗余檢查(CRC)結果、符號差錯率(SER)和Yamamoto質量量度(YQM)。此處把YQM還取命為“qbit”。在低數(shù)據(jù)速率時省略了一些差錯量度。在現(xiàn)有技術中CRC和SER是眾所周知的。參照上面引用的Yamamoto等人的論文和下面結合圖11所作的討論可以理解YQM量度。差錯量度用于以上面引用的Buler等人的專利申請中所揭示的方法選擇最可幾原始傳輸數(shù)據(jù)速率。
為每個數(shù)據(jù)速率假設產生譯碼符號數(shù)據(jù)，并把該數(shù)據(jù)存儲在OB54內。每個假設的幀數(shù)據(jù)包括三個質量量度元素。下面結合圖10討論此處的CRC元素。下面結合圖9內的SER140討論此處的SER元素。圖11示出了產生YQM比特的ACS對108(圖9)的方框圖。
回到圖6B，把從狀態(tài)x0到狀態(tài)0x的分支量度加入到x0狀態(tài)量度中，以確定兩個可能的0x狀態(tài)量度中的第一個。通過把狀態(tài)x1分支量度加到x1狀態(tài)量度值中來尋找第二個可能的0x狀態(tài)量度。然后把這兩個可能的值中最小的一個值指定為新的0x狀態(tài)量度值。對于籬笆列中的1x狀態(tài)所有其它的狀態(tài)重復這一處理過程。YQM位是一標記，它顯示出兩0x狀態(tài)量度值之間的差值小于預定的質量閾值(QT)，或者，它采用另一種小于預定的QT的狀態(tài)。在圖11中，在線210上設置ACS0x0狀態(tài)的LSB，在線212上設置ACS0x1狀態(tài)的YQM比特。在多條4比特總線上為多路復用器MUX216設置QT閾值組214。psize總線218根據(jù)當前傳輸數(shù)據(jù)速率假設選擇QT組214中的一個。本發(fā)明的一個重要原理是組214中的每個質量閾值(QT)是可編程的，并能獨立地或一起進行調整，以適應不同的工作模式。由于不同的速率假設可以有不同的QT，所以MUX216在組214的可選用的QT項之間切換。
繼續(xù)參見圖11，計算兩個ACS狀態(tài)量度之間的差值，并在總線220上向四路XOR(異域)門222提供該差值。線224上的判決比特用于在多路復用器MUX226中選擇兩個量度中最可幾量度和在總線220上啟動MET0DIF。線228上MUX226的輸出表示由總線210和212所選的狀態(tài)量度比特。把輸出線228與線232上的比較器230的輸出相“或”，以在線234上產生YQM比特。比較器230把從組214選出的QT與總線220上的狀態(tài)量度差作比較(在調整了XOR門222的正負之后)。把YQM比特234送至YQM寄存器93(圖9)。
維特比籬笆(圖6A)內的當前狀態(tài)的YQM比特以這種方式產生。YQM過程具有強制使維特比籬笆的任一狀態(tài)的“壞”YQM比特通過判決樹向前傳播。YQM比特234是一個指示兩輸入的狀態(tài)量度之間的差值大于或小于所選的QT值的標記。如果該差值大于QT值，則把YQM比特設置成前一狀態(tài)的YQM比特。如果該差值小于所選的QT值，那么把新狀態(tài)的YQM比特設置成“壞”或“1”。在任何速率假設的譯碼操作開始時，用“好”YQM比特(“0”)對零維特比籬笆狀態(tài)作標記，用“壞”YQM比特對所有其它的籬笆狀態(tài)作標記。在速率假設的譯碼過程結束時，根據(jù)存儲在寄存器93內，并從ACS邏輯106(圖9)輸出的最后的零狀態(tài)的YQM比特用“好”或“壞”對幀作標記。因為每個聲碼器幀完成時都帶有八個零(00000000)，所以譯碼器知道幀的正確的最后狀態(tài)為零狀態(tài)。
反向鏈接邏輯120包含64個字的路徑存儲器126，每個字有256個判決比特。在每四個計算周期期間，讀取路徑存儲器126二次，然后寫一次。因此，在每個處理周期期間，反向鏈接邏輯120能把256比特寫入到一個路徑存儲器字內，并從64個這種路徑存儲器字的每個字讀取一個比特。反向鏈接邏輯120包括多路復用器128、地址產生器130和多個數(shù)據(jù)鎖存器132。地址產生器130確定寫入字的地址，一個處理周期的第一次反向鏈讀取在前一寫字操作時開始。
反向鏈接處理是由按自確定序列寫和讀路徑存儲器126來完成的。對總線118上的最近的判決字，把讀地址的八個LSB與總線122上的最佳狀態(tài)一起啟動。對于最后的字(因為最佳狀態(tài)的輸入強制為零)和每個塊周期的開頭八個字(因為判決和最佳狀態(tài)輸入在那里強制為零)，該比特地址為零。把對每個被讀取字存儲在位地址處的判決移到作為下一個讀字操作中的位地址的LSB的讀地址內。把形成進入判決字的比特地址的讀地址的八個LSB循環(huán)一位，把MSB(第八位地址)移入LSB的位置。這一循環(huán)補償了由ACS對108作的判決排序。在每次從路徑存儲器26內的最新的到最老的判決字讀至反向鏈接部件之后，地址產生器130減小字地址。第63次讀取操作時的判決比特是內部比特線134上輸出到輸出數(shù)據(jù)鎖存器132的位。通過432個處理周期來處理每個幀，包括192個全數(shù)據(jù)速率周期，96個半數(shù)據(jù)速率周期，48個四分之一數(shù)據(jù)速率周期和24個八分之一數(shù)據(jù)速率周期。
在分組和連續(xù)兩種模式中，除了上述的最佳狀態(tài)控制之外，反向鏈接操作完成相同的功能。線134上的輸出比特由rdata線56上的反向鏈接邏輯120來計時…[如前]。
符號差錯率(SER)邏輯94對rdata線56上的輸出數(shù)據(jù)流進行再編碼，并把重新產生的碼符號與SVD20在譯碼輸入線34上接收到的碼符號比較。SYMSTB線80上的選通信號把總線92上的每個符號量度的符號比特r3計時入先進先出存儲器(FIFO)136內，它補償VD50內的線路和反向鏈接延時。在每幀開始準備把線56上的每位的計時入編碼器138內的9比特移比特寄器時將編碼器138和差錯計數(shù)器140復位。在8比特差錯計數(shù)器140內對未比較的碼符號的數(shù)目進行計數(shù)，該計數(shù)器的飽和值為255。把計數(shù)器140的輸出在SERROR總線96上提供給OB54，在那里它被移位和鎖存入合適的寄存器內。
當定時控制邏輯104在INBUFERDY線66上接收到信號時，邏輯104使VD50開始工作，然后使VD50其它部件之間的定時相協(xié)調。邏輯104在SYMSTB線80上產生兩個選通信號(對于速率1/3，為三個選通信號)，以把數(shù)據(jù)通過SMT88計時入分支量度邏輯90和SER邏輯94內。在每個計算周期期間，VD50與ACS對108一起處理hyp總線102上對一個假設的當前原始的數(shù)據(jù)位符號。處理周期包括處理每種ACS狀態(tài)的每個位符號的128個計算周期。因為本實施例的卷積編碼器的約束長度為9，每個原始的數(shù)據(jù)位符號(在每個籬笆列內)有29-1＝256種狀態(tài)。定時控制邏輯104內的狀態(tài)序列計數(shù)器對256狀態(tài)進行計數(shù)(每個計算周期2種)，使計數(shù)值出現(xiàn)在STATESEQ總線142上。定時控制邏輯104內的其它部件對狀態(tài)寄存器的內容進行編碼，在hyp總線102上產生假設。其它的控制信號提供在ACSSTATE總線144上，以(a)使ACS處理空轉和使邏輯106空閑，(b)在第一處理周期期間使輸入到ACS對108的狀態(tài)量度為零，(c)在每個處理周期的結尾處作標志以能儲存最佳狀態(tài)，(d)為每個計算周期啟動判決鎖存器116。
定時控制邏輯104確定路徑存儲器126的讀和寫地址，并把它們分別提供在地址總線146和148上。每次寫操作時，邏輯104內的11比特計數(shù)器(未示出)加1，以在總線118上產生每個判決字節(jié)的寫地址。在一處理周期期間，每四個計算周期發(fā)生在總線118上進行寫判決字節(jié)的32個操作中的一個操作。由產生讀選通信號和在寫選通之間兩次減小地址的同一個邏輯在總線146上產生讀地址的6個MSB。根據(jù)邏輯104內的定時關系，產生使讀地址的LSB在總線146上裝載、移位和變零所需要的控制信號。該定時關系還確定RSTB線150上的RSTB選通信號，以使反向鏈接邏輯120和SER邏輯94的工作相協(xié)調。定時和控制邏輯104還產生將SER94內的計數(shù)器140復位和啟動的定時信號。本發(fā)明的輸出緩沖器(OB)圖10示出了輸出緩沖器(OB)54的功能方框圖。在轉換器邏輯152內把rdata總線56上譯碼后的數(shù)據(jù)轉換成字節(jié)，并把它們存儲在緩沖器154內。轉換器152還以通用的方式檢查分組CRC碼。在通過INTD線156向微處理器接口58開始發(fā)出中斷約10毫秒后能在DECDATA總線60上得到至微處理器接口58的分組和分組的狀態(tài)字節(jié)。把CRC對分組的檢查結果存儲在狀態(tài)寄存器(未圖示)內。轉換器152所用的CRC多項式取決于分組的大小，具體如下分組大小 CRCg(x)24比特無
48比特 無96比特 CRC x8＋x7＋x4＋x3＋x＋1192比特CRC x12＋x11＋10＋x9＋x8＋x4＋x＋1所用的CRC的形式為g(x)＝p(x)*(x＋1)，把已知的較好的原始多項式2118(8916)和5361(AF116)用于p(x)。
在現(xiàn)在技術中CRC檢查所用的轉換器152內的邏輯是眾所周知的，它由移位寄存器組成，該移位寄存器是根據(jù)CRC多項式抽頭的，帶有通過一異或(XOR)門累加的抽頭輸出端。
當在分組模式中對幀處理了四次或者在連續(xù)模式中對幀處理了一次，而且四種速率的數(shù)據(jù)都已寫入到OB54內時，把線156上的中斷設置成真(1)。SVD20按序通過每個分組模式幀的相同的432個處理周期序列，而與實際的數(shù)據(jù)速率或分組大小無關。因此，線156上的中斷發(fā)生在相對于線64上的輸入碼符號選通信號(圖7)固定的延時上。在連續(xù)模式中，固定的延時與實際分組的大小有關。在七個內部CHIPX8時鐘周期之后，自動地把線156上的INTD中斷復位。微處理器(未圖示)能用這中斷信號(或幀定時)來指示什么時候它應當讀取輸出數(shù)據(jù)。緩沖器154對于全部分組來說，含有足夠的存儲空間，因而，允許通過微處理器接口58(圖5)讀取的輸出數(shù)據(jù)的幀時間小于處理時間，約為10毫秒。在分組模式時，每個分組的最后八比特為零，因為SVD20工作在子幀模式時假設對發(fā)送編碼器進行預置，并清洗至零狀態(tài)。在每次讀操作之后，用緩沖器154來的下一個字節(jié)來自動地更新緩沖器154內的DECDATA寄存器(未圖示)。數(shù)據(jù)是預取的，以使微處理器等待下一字節(jié)的時間最少，但預取仍需要至少四個內部CHIPX8時鐘周期。如果微處理器能比每四個內部XHIPX8時鐘周期快一倍地讀OB54，那么，微處理器必須測試BY-TERDY總線158上的BYTERDY信號，以保證同一輸出字不能兩次被讀到。微處理器能用包括在輸出數(shù)據(jù)內的質量信息(“差錯量度”)，以上面引用的Butler等人的專利申請的方法從OB54中可獲得的四個分組來選擇最佳分組。
轉換器152每8個處理周期向緩沖器154提供一個數(shù)據(jù)字節(jié)。在下一處理周期開始時把數(shù)據(jù)經內部總線160傳送給緩沖器154。當在線56上接收到數(shù)據(jù)的每位時，把數(shù)據(jù)計時入轉換器152內的CRC產生器(未圖示)內。在每個分組開始時把CRC產生器復位到全1。在96和192比特分組的結束處，檢查CRC的余數(shù)，如果余數(shù)為全零，則設置STATUS寄存器(未圖示)內的CRC位。在發(fā)送INTD線156上的中斷之前，在每次讀操作之后，預取讀數(shù)據(jù)。當在線156上發(fā)送INTD中斷時，把讀地址指針設置到零地址。在每次讀操作之后，把線158上的BYTERDY信號設置成零并保持，一直到有新的數(shù)據(jù)字節(jié)被鎖存到緩沖器154內的DECDATA寄存器(未圖示)內。OB54還包含測試邏輯，可以對固有的功能進行自測試。本發(fā)明的控制器和處理器接口部件參見圖5，控制器62為SVD20提供定時和控制選通信號。SVD20以內部CHIPX8時鐘速率運行，控制器62根據(jù)該內部時鐘速率提供一串選通信號和啟動信號。這些控制信號能通過用于測試目的的復位操作來進行初始準備，但在正常操作時，它們響應于總線68上的DECMODE信號按序通過一組固定的操作，然后返回到空閑狀態(tài)。每次在線70(圖7)上出現(xiàn)譯碼器同步選通信號之后，控制信號序列再次開始。指示有效的反向鏈接數(shù)據(jù)的鏈接有效信號工作，在線150啟動RSTB選通信號，它使數(shù)據(jù)開始傳送給OB54?？刂破?2和微處理器接口58包含固有的操作所必需的微處理器控制寄存器，包括引腳控制和復位寄存器。在這兩個部件中還包括有專門的自測試邏輯。
上述描述的SVD20的每個部件的內部模塊可以用該技術領域中已知的實用的方式來實現(xiàn)，但最好實現(xiàn)成單片式集成電路芯片。
雖然本描述中的講授、舉例和實施都假設為串行處理來實現(xiàn)所希望的目的，但對于本技術領域的熟練人員來說很顯然，譯碼器邏輯可以重現(xiàn)為多路并行譯碼器，它同時工作以提供如傳輸系統(tǒng)內的數(shù)據(jù)速率一樣多的輸出。
本發(fā)明還可以變化，例如對如系統(tǒng)要求一樣多的數(shù)據(jù)速率使用循環(huán)冗余編碼。
顯然，對于本技術領域的普通人員來說通過這些講述，能容易地得出本發(fā)明的其它實施例和變化。因此，本發(fā)明應僅受下面的權利要求書所限制，它包括了所有的結合上面的說明和附圖所考慮的這些實施例和變化。
權利要求
1.一種響應于表示數(shù)據(jù)速率為Ri的原始位數(shù)據(jù)的碼符號數(shù)據(jù)的傳輸用以提供經譯碼的位數(shù)據(jù)的方法，其中，Ri為兩種或更多種預定的原始位數(shù)據(jù)速率中的一種數(shù)據(jù)速率，該方法用包括輸入緩沖器、譯碼器和輸出緩沖器的譯碼器裝置來執(zhí)行，該方法包括下列步驟在所述輸入緩沖器內接收并存儲所述碼符號數(shù)據(jù)的所述傳輸?shù)捻樞蚨?；在所述譯碼器中把所述順序段中的任一段譯碼成兩組或兩組以上的經譯碼的位數(shù)據(jù)分組〔Pi〕，每個分組Pi包括對應于所述數(shù)據(jù)速率為Ri的原始位數(shù)據(jù)的經譯碼的位數(shù)據(jù)Ii；和表示所述任一段內的符號差錯情況和所述經譯碼的位數(shù)據(jù)內的數(shù)據(jù)差錯情況的質量量度數(shù)據(jù)Qi；以及把所述兩組或兩組以上的分組存儲在所述輸出緩沖器內。
2.如權利要求1所述的方法，其特征在于所述譯碼器為卷積譯碼器。
3.如權利要求1所述的方法，其特征在于在所述接收和存儲步驟之前進一步包括以預定持續(xù)時間的幀形式傳輸所述碼符號數(shù)據(jù)。
4.如權利要求3所述的方法，其特征在于，強制所述碼符號數(shù)據(jù)的每個所述順序幀之間的轉換進入預定的狀態(tài)。
5.如權利要求4所述的方法，其特征在于，表示各所述經譯碼的位數(shù)據(jù)內的數(shù)據(jù)差錯情況的所述質量量度數(shù)據(jù)Qi包括質量量度(QM)，表示預定的質量閾值(QT)與在所述經譯碼比特的數(shù)據(jù)的順序幀之間進行每次所述轉換時對所述零狀態(tài)進行譯碼的概率大小的比較結果。
6.如權利要求4所述的方法，其特征在于，所述碼符號數(shù)據(jù)根據(jù)編碼算法表示所述原始位數(shù)據(jù)，該方法進一步包括下列步驟根據(jù)所述編碼算法對至少兩組經譯碼的位數(shù)據(jù)分組{Pi}的每組進行重編碼，以產生局部碼符號數(shù)據(jù)分組(Li)；把所述碼符號數(shù)據(jù)與所述至少兩組的局部碼符號數(shù)據(jù)分組〔Li〕中的每組比較，以產生它們之間的差的質量量度(Qi)；把至少兩個質量量度{Qi}存儲在所述輸出數(shù)據(jù)緩沖器內。
7.如權利要求4所述的方法，其特征在于，具有第一位數(shù)據(jù)速率的數(shù)據(jù)幀包括經編碼的數(shù)據(jù)比特分組，每個分組包括循環(huán)冗余檢查比特，該方法包含另外的無順序的步驟用所述循環(huán)冗余檢查比特確定所述數(shù)據(jù)比特分組的差錯率；產生指示所述差錯率的質量量度(Qi)；把至少兩個質量量度{Qi}存儲在所述輸出緩沖器內。
8.一種響應于表示數(shù)據(jù)速率為Ri的原始位數(shù)據(jù)的碼符號數(shù)據(jù)的傳輸用以提供經譯碼的位數(shù)據(jù)的多速率譯碼器，其中，Ri為兩種或更多種預定的原始位數(shù)據(jù)速率中的一種數(shù)據(jù)速率，該多速率譯碼器包含輸入緩沖器裝置，接收并存儲所述碼符號數(shù)據(jù)的所述傳輸?shù)捻樞蚨?；譯碼器裝置，連接到所述輸入緩沖器裝置，把所述順序段中的任一段譯碼成兩組或兩組以上的經譯碼的位數(shù)據(jù)分組{Pi}，每個分組Pi包括對應于所述數(shù)據(jù)速率為Ri的原始位數(shù)據(jù)的經譯碼的位數(shù)據(jù)Ii；和表示所述任一段內的符號差錯情況和所述經譯碼的位數(shù)據(jù)內的數(shù)據(jù)差錯情況的質量量度數(shù)據(jù)Qi；以及輸出緩沖器裝置，聯(lián)接到所述譯碼器裝置，存儲所述兩組或更多組分組。
9.如權利要求8所述的多速率譯碼器，其特征在于，以預定持續(xù)時間的幀形式來傳輸所述碼符號數(shù)據(jù)。
10.如權利要求9所述的多速率譯碼器，其特征在于，所述編碼符號數(shù)據(jù)表示經編碼的原始位數(shù)據(jù)的一串Ni個復制品。
11.如權種要求10所述的多速率譯碼器，其特征在于，強制所述碼符號數(shù)據(jù)的每個所述順序幀之間的轉換進入預定的狀態(tài)。
12.如權利要求10所述的多速率譯碼器，其特征在于，進一步包含連接到所述譯碼器裝置上的質量量度裝置，產生表示預定的質量閾值(QT)與在所述經譯碼的位數(shù)據(jù)的順序幀之間進行每次所述轉換時對所述零狀態(tài)進行譯碼的概率大小的比較結果的Yamamoto質量量度(YQM)。
13.在一種通信系統(tǒng)中，根據(jù)第一編碼算法表示原始位數(shù)據(jù)的碼符號數(shù)據(jù)在一個或一個以上的信道內以第一組多個預定的原始位數(shù)據(jù)速率{Ri}中的一種速率，或以第一模式連續(xù)不斷地或以第二模式以預定持續(xù)時間的幀形式，進行傳輸，每個所述幀表示經編碼的原始位數(shù)據(jù)的第一種形式和(Ni-1)種重復形式，通過產生對應于所述原始位數(shù)據(jù)的所述第一種形式的經譯碼的位數(shù)據(jù)由所述碼符號數(shù)據(jù)恢復所述原始位數(shù)據(jù)的方法包含下列無順序的步驟(a)在所述輸入緩沖器內接收和存儲至少一個碼符號數(shù)據(jù)的所述幀；(b)對所述編碼符號數(shù)據(jù)進行譯碼，以產生對應于所述第一組預定的原始位數(shù)據(jù)速率{Ri}中至少兩種速率中的每種的所述經譯碼的位數(shù)據(jù)的分組(Pi)；以及(c)把所述至少兩組經譯碼的位數(shù)據(jù)分組{Pi}存儲在輸出數(shù)據(jù)緩沖器內。
14.如權利要求13所述的方法，其特征在于，包含下列另外的無順序步驟(d)根據(jù)所述第一種編碼算法對所述至少兩組經譯碼的位數(shù)據(jù)分組{Pi}中的每一組進行重編碼，以產生局部碼符號數(shù)據(jù)(L)；(e)把所述碼符號數(shù)據(jù)與所述至少兩組局部碼符號數(shù)據(jù)分組{Li}中的每組比較，產生它們之間的差的質量量度(Qi)；(f)把所述至少兩個質量量度{Qi}存儲在所述輸出數(shù)據(jù)緩沖器內。
15.如權利要求14所述的方法，其特征在于，所述順序譯碼步驟(b)包含下列無順序步驟(b.1)根據(jù)第二種編碼算法把至少一個符號量度值賦予每個所述碼符號數(shù)據(jù)；(b.2)根據(jù)選出的所述符號量度值中的值對應于每個所述碼符號基準指定表示原始數(shù)據(jù)比特轉換概率的分支量度；(b.3)根據(jù)最可能的前一所述狀態(tài)量度值與從其得到的所述分支量度值之和對應于所述碼符號基準指定表示原始數(shù)據(jù)比特轉換概率的狀態(tài)量度值；(b.4)把所述狀態(tài)量度值存儲在路徑存儲器內；(b.5)根據(jù)最可幾的所述狀態(tài)量度值，選擇每個所述原始數(shù)據(jù)位的最可幾值，該最可幾所述狀態(tài)量度值對應于在與所述路徑存儲器內的所述每個碼符號相對應的最可幾的所述狀態(tài)量度值之前的判決路徑鏈。
16.如權利要求15所述的方法，其特征在于，按所述第一模式以所述原始位數(shù)據(jù)速率{Ri}中的一種速率連續(xù)地發(fā)送所述碼符號數(shù)據(jù)。
17.如權利要求16所述的方法，其特征在于，所述碼符號數(shù)據(jù)表示每個所述經編碼的原始數(shù)據(jù)比特的一串Ni個復制品。
18.如權利要求16所述的方法，其特征在于，碼符號數(shù)據(jù)表示完整的經編碼的第一原始位數(shù)據(jù)形式加上所述完整的經編碼的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
19.如權利要求14所述的方法，其特征在于，按所述第一模式以所述原始位數(shù)據(jù)速率{Ri}中的一種速率連續(xù)地發(fā)送所述碼符號數(shù)據(jù)。
20.如權利要求14所述的方法，其特征在于所述碼符號數(shù)據(jù)表示每個所述經編碼的原始數(shù)據(jù)比特的一串Ni個復制品。
21.如權利要求14所述的方法，其特征在于，碼符號數(shù)據(jù)表示完整的經編碼的第一原始位數(shù)據(jù)形式加上所述完整的經編碼的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
22.如權利要求12所述的方法，其特征在于，按所述第一模式以所述原始位數(shù)據(jù)速率{Ri}中的一種速率連續(xù)地發(fā)送所述碼符號數(shù)據(jù)。
23.如權利要求13所述的方法，其特征在于，所述譯碼步驟(b)包含(b.1)根據(jù)第二種編碼算法把至少一個符號量度值賦予每個所述碼符號數(shù)據(jù)；(b.2)根據(jù)選出的所述符號量度值中的值對應于每個所述編碼符號基準指定表示原始數(shù)據(jù)比特轉換概率的分支量度值；(b.3)根據(jù)最可能的前一所述狀態(tài)量度值與從其得到的所述分支量度值之和對應于所述編碼符號基準指定表示原始數(shù)據(jù)比特轉換概率的狀態(tài)量度值；(b.4)把所述狀態(tài)量度值存儲在路徑存儲器內；(b.5)根據(jù)最可幾的所述狀態(tài)量度值，選擇每個所述原始數(shù)據(jù)位的最可能的值，該最可幾所述狀態(tài)量度值對應于在與所述路徑存儲器內的所述每個碼符號相對應的最可幾的所述狀態(tài)量度值之前的判決路徑鏈。
24.如權利要求13所述的方法，其特征在于，所述碼符號數(shù)據(jù)表示每個所述經編碼的原始數(shù)據(jù)比特的一串Ni個復制品。
25.如權利要求13所述的方法，其特征在于，碼符號數(shù)據(jù)表示完整的經編碼的第一原始位數(shù)據(jù)形式加上所述完整的經編碼的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
26.在一種通信系統(tǒng)中，根據(jù)第一編碼算法表示原始位數(shù)據(jù)的碼符號數(shù)據(jù)在一個或一個以上的信道內以第一組多個預定的原始位數(shù)據(jù)速率{Ri}中的一種速率，或以第一模式連續(xù)不斷地或以第二模式以預定持續(xù)時間的幀形式進行傳輸，每個所述幀表示編碼的原始位數(shù)據(jù)的第一種形式和重復形式，其中由多速率譯碼器在輸出端上產生對應于所述經編碼的原始位數(shù)據(jù)的所述第一種形式的經譯碼的位數(shù)據(jù)，所述多速率譯碼器包含輸入緩沖器裝置，至少接收并存儲所述碼符號數(shù)據(jù)的一個所述幀；譯碼器裝置，與所述輸入緩沖器裝置相連，根據(jù)所述碼符號數(shù)據(jù)產生對應于至少兩種所述預定的原始位數(shù)據(jù)速率{Ri}中的每種的經譯碼的位數(shù)據(jù)分組(Pi)；輸出緩沖器裝置，與所述順序譯碼器裝置相連，存儲所述至少兩組所述經譯碼的位數(shù)據(jù)分組。
27.如權利要求26所述的多速率譯碼器，其特征在于，進一步包含在所述輸入緩沖器裝置內的符號傳送裝置，為至少兩種的所述預定原始位數(shù)據(jù)速率{Ri}中的每一種速率選擇對應于所述經編碼的原始位數(shù)據(jù)的所述第一種形式的一組所述碼符號數(shù)據(jù)(Si)，并把所述組(Si)傳送到所述順序譯碼器裝置。
28.如權利要求27所述的多速率譯碼器，其特征在于，進一步包含在所述譯碼器裝置內的質量量度裝置，產生每個所述經譯碼的位數(shù)據(jù)分組(Pi)的質量量度(Qi)，所述質量量度(Qi)表示與所述每個經譯碼的數(shù)據(jù)比特分組(Pi)相關聯(lián)的碼符號數(shù)據(jù)差錯的數(shù)值。
29.如權利要求28所述的多速率譯碼器，其特征在于，所述質量量度裝置包含數(shù)據(jù)重編碼裝置，根據(jù)所述第一編碼算法對所述至少兩個經譯碼的位數(shù)據(jù)分組{Pi}中的每個分組進行重編碼，產生局部碼符號數(shù)據(jù)分組(Li)；和比較裝置，與所述數(shù)據(jù)重編碼裝置相連，把每個所述局部碼符號數(shù)據(jù)分組(Li)與每個所述碼符號數(shù)據(jù)組(Si)比較，并對它們之間的差進行計數(shù)。
30.如權利要求29所述的多速率譯碼器，其特征在于，所述譯碼器裝置包含符號量度裝置，根據(jù)第二編碼算法把符號量度值賦予每個所述碼符號；分支量度計算裝置，與所述符號量度裝置相連，根據(jù)相應的所述符號量度值產生一對分支量度值，它表示對應于來自所述輸入緩沖器裝置的所述每個碼符號的原始數(shù)據(jù)比特轉換的加權概率；判決路徑裝置，與所述分支量度計算裝置相連，根據(jù)相應的所述分支量度值產生并存儲對應于來自所述輸入緩沖器裝置的所述每個碼符號的每次可能的原始數(shù)據(jù)比特轉換的狀態(tài)量度判決值；和路徑反向鏈接裝置，與所述判決路徑裝置相連，對每個所述原始數(shù)據(jù)比特轉換選擇最可幾判決路徑，并產生相應的所述經譯碼的數(shù)據(jù)比特。
31.如權利要求30所述的多速率譯碼器，其特征在于，基本上以一塊單片集成電路的形式來實現(xiàn)。
32.如權利要求31所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示每個所述經編碼的原始數(shù)據(jù)比特的一串Ni個復制品。
33.如權利要求31所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示完整的經編碼的第一原始位數(shù)據(jù)形式加上所述完整的經編碼的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
34.如權利要求26所述的多速率譯碼器，其特征在于，進一步包含在所述譯碼器裝置內的質量量度裝置，產生每個所述經譯碼的位數(shù)據(jù)分組(Pi)的質量量度(Qi)，所述質量量度(Qi)符號數(shù)據(jù)誤差與所述每個譯碼數(shù)據(jù)比特分組(Pi)相關聯(lián)。
35.如權利要求34所述的多速率譯碼器，其特征在于，所述質量量度裝置包含數(shù)據(jù)重編碼裝置，根據(jù)所述第一編碼算法對所述至少兩個經譯碼的位數(shù)據(jù)分組{Pi}中的每個分組進行重編碼，產生局部碼符號數(shù)據(jù)分組(Li)；和比較裝置，與所述數(shù)據(jù)重編碼裝置相連，把每個所述局部碼符號數(shù)據(jù)分組(Li)與每個所述碼符號數(shù)據(jù)組(Si)比較，并對它們之間的差進行計數(shù)。
36.如權利要求35所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示每個所述原始數(shù)據(jù)比特的一串Ni個復制品。
37.如權利要求35所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示完整的所述第一原始位數(shù)據(jù)形式加上所述完整的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
38.如權利要求26所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示每個所述原始數(shù)據(jù)比特的一串Ni個復制品。
39.如權利要求26所述的多速率譯碼器，其特征在于，碼符號數(shù)據(jù)表示完整的所述第一原始位數(shù)據(jù)形式加上所述完整的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
40.如權利要求26所述的多速率譯碼器，其特征在于，所述譯碼器裝置包含符號量度裝置，根據(jù)第二編碼算法把符號量度值賦予每個所述碼符號；分支量度計算裝置，與所述符號量度裝置相連，根據(jù)相應的所述符號量度值產生一對分支量度值，它表示對應于來自所述輸入緩沖器裝置的所述每個碼符號的原始數(shù)據(jù)比特轉換的加權概率；判決路徑裝置，與所述分支量度計算裝置相連，根據(jù)相應的所述分支量度值產生并存儲對應于來自所述輸入緩沖器裝置的所述每個碼符號的每次可能的原始數(shù)據(jù)比特轉換的狀態(tài)量度判決值；和路徑反向鏈接裝置，與所述判決路徑裝置相連，對每個所述原始數(shù)據(jù)比特轉換選擇最可幾判決路徑，并產生相應的所述經譯碼的數(shù)據(jù)比特。
41.如權利要求26所述的多速率譯碼器，其特征在于，基本上以一塊單片集成電路的形式來實現(xiàn)。
42.一種多速率譯碼器，對在輸入端接收到的碼符號數(shù)據(jù)進行譯碼，在輸出端得到經譯碼的位數(shù)據(jù)，所述碼符號數(shù)據(jù)根據(jù)第一編碼算法表示原始位數(shù)據(jù)，以第一組多個預定的原始位數(shù)據(jù)速率{Ri}中的一種速率，或按第一模式連續(xù)不斷地或按第二模式以預定持續(xù)時間的幀形式，傳輸所述碼符號數(shù)據(jù)，每個所述幀表示經編碼的原始位數(shù)據(jù)的第一種形式和(Ni-1)種重復形式，其中Ni和i為非零的正整數(shù)，所述多速率譯碼器包含輸入緩沖器裝置，連接到所述輸入端，至少接收并存儲所述碼符號數(shù)據(jù)的一個所述幀；譯碼器裝置，與所述輸入緩沖器裝置相連，根據(jù)所述碼符號數(shù)據(jù)產生對應于至少兩種所述預定的原始位數(shù)據(jù)速率{Ri}中的每種的經譯碼的位數(shù)據(jù)分組(Pi)；輸出緩沖器裝置，與所述順序譯碼器裝置相連，存儲所述至少兩組所述譯碼的位數(shù)據(jù)分組。
43.如權利要求42所述的多速率譯碼器，其特征在于，進一步包含第一選擇裝置，與所述輸入緩沖器裝置相連，選擇每種都對應于不同的所述第一編碼算法的多種譯碼模式中的一種；和第二選擇裝置，與所述輸入緩沖器裝置相連，選擇對應于連續(xù)的和劃分為幀形式的原始位數(shù)據(jù)的所述第一和第二信道模式中的一種。
44.如權利要求43所述的多速率譯碼器，其特征在于，進一步包含在所述輸入緩沖器裝置內的符號傳送裝置，為至少兩種的所述預定原始位數(shù)據(jù)速率{Ri}中的每一種速率選擇對應于所述原始位數(shù)據(jù)的所述第一種形式的一組所述碼符號數(shù)據(jù)(Si)，并把所述組(Si)傳送到所述順序譯碼器裝置。
45.如權利要求44所述的多速率譯碼器，其特征在于，進一步包含在所述譯碼器裝置內的質量量度裝置，產生每個所述經譯碼的位數(shù)據(jù)分組(Pi)的質量量度(Qi)，所述質量量度(Qi)符號數(shù)據(jù)差錯與所述每個經譯碼的數(shù)據(jù)比特分組(Pi)相關聯(lián)。
46.如權利要求45所述的多速率譯碼器，其特征在于，所述質量量度裝置包含數(shù)據(jù)重編碼裝置，根據(jù)所述第一編碼算法對所述至少兩個經譯碼的位數(shù)據(jù)分組{Pi}中的每個分組進行重編碼，產生局部碼符號數(shù)據(jù)分組(Li)；和比較裝置，與所述數(shù)據(jù)重編碼裝置相連，把每個所述局部碼符號數(shù)據(jù)分組(Li)與每個所述編碼符號數(shù)據(jù)組(Si)比較，并對它們之間的差進行計數(shù)。
47.如權利要求46所述的多速率譯碼器，其特征在于，所述譯碼器裝置包含符號量度裝置，根據(jù)第二編碼算法把符號量度值賦予每個所述編碼符號；分支量度計算裝置，與所述符號量度裝置相連，根據(jù)相應的所述符號量度值產生一對分支量度值，它表示對應于來自所述輸入緩沖器裝置的所述每個編碼符號的原始數(shù)據(jù)比特轉換的加權概率；判決路徑裝置，與所述分支量度計算裝置相連，根據(jù)相應的所述分支量度值產生并存儲對應于來自所述輸入緩沖器裝置的所述每個碼符號的每次可能的原始數(shù)據(jù)比特轉換的狀態(tài)量度判決值；和路徑反向鏈接裝置，與所述判決路徑裝置相連，對每個所述原始數(shù)據(jù)比特轉換選擇最可幾的判決路徑，并產生相應的所述經譯碼的數(shù)據(jù)比特。
48.如權利要求47所述的多速率譯碼器，其特征在于，基本上以一塊單片集成電路的形式來實現(xiàn)。
49.如權利要求48所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示各所述經編碼的原始數(shù)據(jù)比特的一串Ni個復制品。
50.如權利要求49所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示完整的經編碼的第一原始位數(shù)據(jù)形式加上所述完整的經編碼的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品序列。
51.如權利要求43所述的多速率譯碼器，其特征在于，進一步包含在所述順序譯碼器裝置內的質量量度裝置，產生每個所述經譯碼的位數(shù)據(jù)分組(Pi)的質量量度(Qi)，所述質量量度(Qi)符號數(shù)據(jù)差錯與所述每個經譯碼的數(shù)據(jù)比特分組(Pi)相關聯(lián)。
52.如權利要求51所述的多速率譯碼器，其特征在于，所述質量量度裝置包含數(shù)據(jù)重編碼裝置，根據(jù)所述第一編碼算法對所述至少兩個經譯碼的位數(shù)據(jù)分組{Pi}中的每個分組進行重編碼，產生局部碼符號數(shù)據(jù)分組(Li)；和比較裝置，與所述數(shù)據(jù)重編碼裝置相連，把每個所述局部碼符號數(shù)據(jù)分組(Li)與每個所述編碼符號數(shù)據(jù)組(Si)比較，并對它們之間的差進行計數(shù)。
53.如權利要求52所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示每個所述編碼原始數(shù)據(jù)比特的一串Ni個復制品。
54.如權利要求52所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示完整的經編碼的第一原始位數(shù)據(jù)形式加上所述完整的經編碼的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
55.如權利要求43所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示每個所述經編碼的原始數(shù)據(jù)比特的一串Ni個復制品。
56.如權利要求43所述的多速率譯碼器，其特征在于，所述碼符號數(shù)據(jù)表示完整的經編碼的第一原始位數(shù)據(jù)形式加上所述完整的經編碼的第一原始位數(shù)據(jù)形式的(Ni-1)個復制品的序列。
57.如權利要求43所述的多速度譯碼器，其特征在于，所述譯碼器裝置包含符號量度裝置，根據(jù)第二編碼算法把符號量度值賦予每個所述碼符號；分支量度計算裝置，與所述符號量度裝置相連，根據(jù)相應的所述符號量度值產生一對分支量度值，它表示對應于來自所述輸入緩沖器裝置的所述每個碼符號的原始數(shù)據(jù)比特轉換的加權概率；判決路徑裝置，與所述分支量度計算裝置相連，根據(jù)相應的所述分支量度值產生并存儲對應于來自所述輸入緩沖器裝置的所述每個碼符號的每次可能的原始數(shù)據(jù)比特轉換的狀態(tài)量度判決值；和路徑反向鏈接裝置，與所述判決路徑裝置相連，對每個所述原始數(shù)據(jù)比特轉換選擇最可幾判決路徑，并產生相應的所述經譯碼的數(shù)據(jù)比特。
58.如權利要求43所述的多速率譯碼器，其特征在于，基本上以一塊單片集成電路的形式來實現(xiàn)。
全文摘要
本發(fā)明涉及一種在碼分多址(CDMA)移動通信系統(tǒng)(22)中恢復被卷積編碼成碼符號流的原始比特數(shù)據(jù)流的維特比譯碼器(20)。譯碼器(20)同時以幾種與某些多速率譯碼器相關聯(lián)的數(shù)據(jù)速率進行譯碼。譯碼器(20)能以連續(xù)模式或劃分成幀的模式以未知的數(shù)據(jù)速率進行譯碼。這是通過同時以多種速率進行譯碼，并產生一個或一個以上的每組經譯碼數(shù)據(jù)分組的數(shù)據(jù)質量量度來實現(xiàn)的。
文檔編號H04L1/12GK1133660SQ94193504
公開日1996年10月16日 申請日期1994年9月23日 優(yōu)先權日1993年9月24日
發(fā)明者丹尼爾R·金得里得, 布賴恩K·巴特勒, 伊弗雷姆·澤哈維, 杰克K·沃樂夫 申請人:夸爾柯姆股份有限公司