專利名稱：一種測(cè)試接入點(diǎn)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于網(wǎng)絡(luò)技術(shù)領(lǐng)域，特別的，屬于測(cè)試接入點(diǎn)設(shè)備。
背景技術(shù)：
測(cè)試接入點(diǎn)(TAP, Test Access Point)設(shè)備是一種流量接入管理的網(wǎng)絡(luò)設(shè)備,用于對(duì)高速以太網(wǎng)流量的數(shù)據(jù)監(jiān)聽(tīng)和轉(zhuǎn)發(fā)。近年來(lái)，隨著數(shù)據(jù)中心和云計(jì)算，網(wǎng)絡(luò)安全等方面的應(yīng)用，對(duì)于高性能TAP設(shè)備提出了新的要求。傳統(tǒng)的TAP多基于分光器與信號(hào)再生的方案，由于不能支持?jǐn)?shù)據(jù)中心常用的SFP屏蔽銅纜(SFP direct attached twist pair)導(dǎo)致整體系統(tǒng)成本偏高。但是由于銅纜的衰減較大，支持銅纜必須加入預(yù)加重和均衡電路。由于預(yù)加重和均衡電路屬于高速模擬電路，其參數(shù)多調(diào)整復(fù)雜，不適合設(shè)備維護(hù)人員進(jìn)行調(diào)整，因此，有必要提出一種方案來(lái)滿足用戶快速簡(jiǎn)單配置參數(shù)的需求，并提高系統(tǒng)性能，降低功耗。
發(fā)明內(nèi)容本實(shí)用新型提供了一種測(cè)試接入點(diǎn)設(shè)備，包括輸入SFP+插槽、輸入電路、流量復(fù)制電路、多個(gè)輸出電路、電源電路、輸出SFP+插槽和控制電路等，所述的輸入電路包括自適應(yīng)均衡器和第一直通通路的數(shù)據(jù)通路切換器；所述的輸出電路包括輸出預(yù)加重電路和第二直通通路的數(shù)據(jù)通路切換器。所述的測(cè)試接入點(diǎn)設(shè)備，其中所述輸入電路的自適應(yīng)均衡器包括一輸入端小信號(hào)放大器、多個(gè)級(jí)聯(lián)的傳輸延遲線、多個(gè)連接在傳輸延遲線輸出端的可變?cè)鲆娣糯笃?、一累加器、一時(shí)鐘恢復(fù)單元、多個(gè)級(jí)聯(lián)的觸發(fā)器、多個(gè)連接在觸發(fā)器輸出端的可變?cè)鲆娣糯笃饕约耙?DEF輸出緩沖器，所 述第一直通通路的數(shù)據(jù)通路切換器耦合至所述DFE輸出緩沖器以及所述輸入端小信號(hào)放大器的輸出端。所述的測(cè)試接入點(diǎn)設(shè)備，其中所述流量復(fù)制電路包括多個(gè)級(jí)聯(lián)的高速數(shù)據(jù)緩沖器構(gòu)成，將輸入端口的IOG數(shù)據(jù)流復(fù)制到多個(gè)輸出端口上。所述的測(cè)試接入點(diǎn)設(shè)備，其中所述流量復(fù)制電路工作在IOGbps速率上。所述的測(cè)試接入點(diǎn)設(shè)備，其中所述輸出電路的輸出預(yù)加重電路包括一輸入均衡器、一時(shí)鐘數(shù)據(jù)恢復(fù)電路、多個(gè)寄存器、多個(gè)乘法器、多個(gè)級(jí)聯(lián)的加法器以及一輸出端多路復(fù)用器，所述輸出端多路復(fù)用器耦合于所述輸入均衡器的輸出端上以及所述多個(gè)級(jí)聯(lián)的加法器的最后一級(jí)加法器的輸出端上。所述的測(cè)試接入點(diǎn)設(shè)備，其中控制電路包括微處理器和周邊電路，所述周邊電路包括隨機(jī)訪問(wèn)存儲(chǔ)器、只讀存儲(chǔ)器、以太網(wǎng)接口和相應(yīng)的以太網(wǎng)控制器芯片。

圖1為本實(shí)用新型的TAP的結(jié)構(gòu)框圖圖2為本實(shí)用新型的輸入電路的結(jié)構(gòu)圖[0013]圖3為本實(shí)用新型的輸出電路的結(jié)構(gòu)圖圖4為本實(shí)用新型的SFP光模塊的I2C存儲(chǔ)器地址映射結(jié)構(gòu)圖圖5為本實(shí)用新型的自動(dòng)調(diào)整方法流程圖
具體實(shí)施方式
圖1顯示了本實(shí)用新型TAP的結(jié)構(gòu)。TAP由輸入SFP+插槽101，輸入電路102，流量復(fù)制電路103，多個(gè)輸出電路104，電源電路106，輸出SFP+插槽105以及和控制電路107等部分構(gòu)成。輸入SFP+插槽101為符合SFP+規(guī)范的標(biāo)準(zhǔn)兼容光模塊插槽。SFP+插槽101可以兼容1310，850的IOGb光模塊，以及符合SPF+標(biāo)準(zhǔn)的無(wú)源或者有源銅纜。符合SFP+特性的光模塊或者SFP+銅纜接入到輸入SFP+插槽101中，輸入的數(shù)據(jù)流被完整的復(fù)制到其他的多個(gè)復(fù)制端口 SFP+插槽105上去。流量復(fù)制電路103由多個(gè)級(jí)聯(lián)的高速數(shù)據(jù)緩沖器構(gòu)成，將輸入端口的IOG數(shù)據(jù)流復(fù)制到多個(gè)輸出端口上。為了降低傳輸延遲。所有電路工作在IOGbps速率上。輸出電路104由多個(gè)驅(qū)動(dòng)SFP+的驅(qū)動(dòng)器組成。輸出電路的驅(qū)動(dòng)器中也可以包括時(shí)鐘數(shù)據(jù)恢復(fù)電路。時(shí)鐘數(shù)據(jù)恢復(fù)電路用來(lái)對(duì)數(shù)據(jù)流進(jìn)行再次采樣，從而消除確定性抖動(dòng)。輸出電路還包括3階預(yù)加重輸出電路，用于驅(qū)動(dòng)符合IOGE標(biāo)準(zhǔn)的銅纜。
電源電路106包括輸入的AC (IlOv or 220v)或者DC (_48v)電路轉(zhuǎn)變成低壓的直流電源，例如12v。再通過(guò)一系列電源管理芯片轉(zhuǎn)變成高速芯片供電的3. 3v或者2. 5v等低壓供電?？刂齐娐?07由微處理器和周邊電路構(gòu)成。典型的，微處理器可以采用基于ARM內(nèi)核的嵌入式處理器，或者基于powerpc內(nèi)核的嵌入式處理器。隨機(jī)訪問(wèn)存儲(chǔ)器(RAM)掛接在微處理器的存儲(chǔ)器端口上，作為運(yùn)行時(shí)程序和數(shù)據(jù)的存儲(chǔ)單元，典型的，RAM可以采用DDR2(double data rate2)或者 DDR3 (double data rate3)芯片顆粒。只讀存儲(chǔ)器(ROM)掛接在微處理器的地址映射接口上，作為微處理器數(shù)據(jù)和程序的存儲(chǔ)單元和啟動(dòng)時(shí)程序載入單元，典型的，ROM可以采用NOR FLASH芯片或者是NAND FLASH芯片來(lái)構(gòu)成。以太網(wǎng)接口和相應(yīng)的以太網(wǎng)控制器芯片作為和外部控制的接口。部分微處理器集成了以太網(wǎng)控制器，則系統(tǒng)中沒(méi)有單獨(dú)的以太網(wǎng)控制器芯片。以太網(wǎng)接口為標(biāo)準(zhǔn)的RJ45接口，支持百兆或者千兆網(wǎng)絡(luò)?？刂齐娐愤\(yùn)行嵌入式操作系統(tǒng)，例如linux?？刂齐娐吠ㄟ^(guò)SNMP協(xié)議和主機(jī)進(jìn)行通訊，接收主機(jī)發(fā)送的配置指令，調(diào)整TAP的端口輸出等參數(shù)?？刂齐娐吠ㄟ^(guò)控制總線，例如I2C，PCIE(PCI express)，或者是地址映射的局部地址總線(local bus)來(lái)和流量復(fù)制電路進(jìn)行通訊，控制輸入端口的選擇，復(fù)制端口的打開(kāi)以及各種參數(shù)的配置?？刂齐娐吠ㄟ^(guò)I2C電路連接至多個(gè)輸入SFP+插槽101以及多個(gè)輸出SFP+插槽105，并通過(guò)I2C總線來(lái)訪問(wèn)插入SFP+的模塊的內(nèi)部存儲(chǔ)器空間。圖2顯示的是輸入電路的結(jié)構(gòu)。由輸入端小信號(hào)放大器201，多個(gè)級(jí)聯(lián)的傳輸延遲線202，多個(gè)連接在傳輸延遲線202輸出端的可變?cè)鲆娣糯笃?03，累加器204，時(shí)鐘恢復(fù)單元208，多個(gè)級(jí)聯(lián)的觸發(fā)器206，多個(gè)連接在觸發(fā)器206輸出端的可變?cè)鲆娣糯笃?05，DEF輸出緩沖器207以及輸出端數(shù)據(jù)通路切換器209構(gòu)成。輸入電路的主要部分由自適應(yīng)反饋決策均衡器(DFE, decision feedback equalizer)構(gòu)成,通過(guò)多級(jí)的反饋來(lái)消除碼間干擾(ISI, inter symbol interference),達(dá)到消除線路抖動(dòng),提高信號(hào)質(zhì)量的效果。內(nèi)置的信號(hào)調(diào)整模塊，根據(jù)計(jì)算出來(lái)的眼圖來(lái)進(jìn)行誤碼統(tǒng)計(jì)，以獲得最佳接收端眼圖效果。IOGbps的串行數(shù)據(jù)從輸入端管腳輸入后，進(jìn)入小信號(hào)限幅放大器201進(jìn)行放大。放大后的信號(hào)分3路傳遞，一路輸入至自適應(yīng)DFE電路的第一級(jí)的多個(gè)延遲線單元202，一路輸出至可變?cè)鲆娣糯笃?03，另一路輸入至輸出選擇器209。自適應(yīng)DFE電路工作原理如下輸入信號(hào)經(jīng)過(guò)多個(gè)延遲線單元202的延遲后，產(chǎn)生多個(gè)相位的信號(hào)抽頭，并輸入至多個(gè)可變?cè)鲆娣糯笃?03進(jìn)行信號(hào)放大處理。多個(gè)可變?cè)鲆娣糯笃鞯妮敵鲋晾奂悠?04進(jìn)行求和計(jì)算，并將輸出結(jié)果至?xí)r鐘恢復(fù)單元208 (CRU, clock recovery unit)進(jìn)行時(shí)鐘信號(hào)的提取和數(shù)據(jù)重定時(shí)(retiming)。時(shí)鐘恢復(fù)單元208輸出經(jīng)過(guò)重定時(shí)的數(shù)據(jù)以及提取的串行時(shí)鐘至多個(gè)級(jí)聯(lián)的觸發(fā)器206,并從每個(gè)觸發(fā)器206的輸出進(jìn)行抽頭,輸入至多個(gè)可變?cè)鲆娣糯笃?05,放大后的信號(hào)疊加至累加器204。DFE電路的輸出信號(hào)取自最后一級(jí)觸發(fā)器206的輸出，并經(jīng)過(guò)信號(hào)驅(qū)動(dòng)緩沖器207放大后輸出至選擇器209。輸出選擇器在經(jīng)過(guò)自適應(yīng)DFE電路處理過(guò)的信號(hào)和經(jīng)過(guò)小信號(hào)放大器201放大過(guò)的原始信號(hào)之間進(jìn)行選擇。在自適應(yīng)邏輯判斷輸入為銅纜，不需要進(jìn)行DFE操作時(shí)，通過(guò)輸出端的選擇器209進(jìn)行信號(hào)切換，選擇經(jīng)過(guò)小信號(hào)放大器放大過(guò)的原始信號(hào)輸出，以節(jié)省傳輸延遲和功耗。圖3顯示的是輸出電路的結(jié)構(gòu)。輸出電路由輸入均衡器301，時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR, clock data recovery)302，寄存器 303，304，乘法器 305，306，307，加法器 308，309，輸出端多路復(fù)用器310以及輸出驅(qū)動(dòng)器311構(gòu)成。串行數(shù)據(jù)信號(hào)從input輸入后，經(jīng)過(guò)均衡器301去掉確定性抖動(dòng)， 送入時(shí)鐘數(shù)據(jù)恢復(fù)電路302進(jìn)行時(shí)鐘提取和數(shù)據(jù)重定時(shí)。經(jīng)過(guò)時(shí)鐘數(shù)據(jù)恢復(fù)電路后，數(shù)據(jù)進(jìn)行重新定時(shí)，同時(shí)，恢復(fù)出的時(shí)鐘用于驅(qū)動(dòng)輸出級(jí)的寄存器303，304。輸出的數(shù)據(jù)經(jīng)過(guò)符合IEEE802. 3ap規(guī)范(section 72. 7.1. 10)的3階有限響應(yīng)濾波器(FIR , finite impulse response)，由寄存器 303，304，乘法器 305，306，307，加法器 308，309等電路模塊構(gòu)成。通過(guò)設(shè)置pre tap,main tap和post tap的系數(shù)來(lái)調(diào)整輸出的驅(qū)動(dòng)波形，以應(yīng)對(duì)不同信道的衰減。多路復(fù)用器310用來(lái)在傳輸路徑中進(jìn)行選擇，如果是設(shè)定為銅纜模式，則MUX選擇FIR電路的輸出作為輸出數(shù)據(jù)，如果是設(shè)定為光纖模式，則MUX選擇輸入均衡器的輸出作為輸出信號(hào)。通過(guò)選擇輸入均衡器的輸出作為輸出信號(hào)，可以有效的降低整個(gè)數(shù)據(jù)路徑上的延遲多達(dá)3個(gè)周期，且可以選擇關(guān)閉CDR和FIR等電路模塊，達(dá)到節(jié)省功耗的目的。為了對(duì)輸入的數(shù)據(jù)類型進(jìn)行判斷，需要檢測(cè)輸入的SFP模塊或者銅纜中I2C電路中相關(guān)光模塊的相關(guān)參數(shù)。圖4顯示了 SFP+標(biāo)準(zhǔn)的模塊中的I2C EPROM的配置信息。前128字節(jié)中，存放著和光模塊波長(zhǎng)相關(guān)的信息，以及和傳輸距離相關(guān)的信息。其中光模塊波長(zhǎng)信息以二進(jìn)制碼存儲(chǔ)在地址0x60和0x61，如果讀取到的模塊波長(zhǎng)為1310或者850，則判斷為光模塊，否則為銅纜。系統(tǒng)上電后，控制電路對(duì)多個(gè)輸入SFP+和多個(gè)輸出SFP+端口分別讀取并記錄參數(shù)。以下根據(jù)圖5描述自適應(yīng)工作的主流程步驟501 :微處理器通過(guò)I2C接口讀取SFP+模塊的信息步驟502 :根據(jù)I2C模塊的相應(yīng)存儲(chǔ)器位判斷接口的類型，對(duì)端口情況進(jìn)行編碼如果輸入端是銅纜而輸出電路是銅纜，控制編碼為二進(jìn)制OOb ；[0030]如果輸入端是光纜而輸出電路是銅纜，控制編碼為二進(jìn)制Olb ；如果輸入端是銅纜且輸出電路是光纜，控制編碼為二進(jìn)制IOb ；如果輸入端是光纜且輸出電路是光纜，控制編碼為二進(jìn)制Ilb ；步驟503 :根據(jù)控制編碼對(duì)輸入端電路進(jìn)行控制，如果控制編碼為OOb或者10b，則打開(kāi)輸入端的DFE電路，輸入端MUX切換到DFE輸出上，輸出經(jīng)過(guò)DFE電路進(jìn)行處理過(guò)的重新定時(shí)的IOGbps信號(hào)至能量復(fù)制電路。如果控制編碼為Olb或者11b，則關(guān)掉輸入端的DFE電路，輸入端MUX切換到小信號(hào)放大器201的輸出上，輸出經(jīng)過(guò)簡(jiǎn)單放大后的電信號(hào)至能量復(fù)制電路。步驟504 :根據(jù)控制編碼對(duì)輸出端電路進(jìn)行控制，如果控制編碼為OOb或者10b，打開(kāi)預(yù)加重電路，將數(shù)據(jù)通路開(kāi)關(guān)310切換到預(yù)加重通路上，同時(shí)打開(kāi)輸出電路的⑶R電路302，根據(jù)SFP接口 EPROM中的銅纜長(zhǎng)度信息，調(diào)整預(yù)加重參數(shù)，具體的調(diào)整方法為，當(dāng)銅纜長(zhǎng)度小于3米的時(shí)候，調(diào)整輸出幅度至700mv，當(dāng)銅纜長(zhǎng)度大于3米而小于7米的時(shí)候，將輸出幅度調(diào)整至900mv,同時(shí)將post tap的幅度調(diào)整至200mv,當(dāng)銅纜長(zhǎng)度大于7米的時(shí)候，調(diào)整輸出幅度至IOOOmv,同時(shí)將post tap的幅度調(diào)整至250mv,將pre tap的幅度調(diào)整至lOOmv。如果控制編碼為IOb或者11b，則關(guān)掉輸出端的預(yù)加重電路，輸出數(shù)據(jù)通路開(kāi)關(guān)310切換到均衡器301的輸出端上，輸出經(jīng)過(guò)簡(jiǎn)單均衡處理的電信號(hào)至SFP+光模塊。進(jìn)入步驟505步驟505，等待N秒，N為大于I的整數(shù)，進(jìn)入步驟501重新檢測(cè)。通過(guò)以上的自適應(yīng)電路設(shè)計(jì)，一方面簡(jiǎn)化了系統(tǒng)的使用，操作人員僅需要插上光模塊或者銅纜就可以工作，而不需要人為設(shè)定各種參數(shù)；另一方面，通過(guò)關(guān)閉CDR等高功耗電路，保證在使用光模塊的時(shí)候，系統(tǒng)的功耗降低，達(dá)到節(jié)能的目的；另一方面，通過(guò)切換數(shù)據(jù)通路，降低了整體系統(tǒng)的延遲，當(dāng)系統(tǒng)運(yùn)行在IOG bps的時(shí)候，可以節(jié)省系統(tǒng)延遲300ps-900ps 以上。
權(quán)利要求1.一種測(cè)試接入點(diǎn)設(shè)備，包括輸入SFP+插槽、輸入電路、流量復(fù)制電路、多個(gè)輸出電路、電源電路、輸出SFP+插槽和控制電路等，其特征在于，所述的輸入電路包括自適應(yīng)均衡器和第一直通通路的數(shù)據(jù)通路切換器；所述的輸出電路包括輸出預(yù)加重電路和第二直通通路的數(shù)據(jù)通路切換器。
2.如權(quán)利要求1所述的測(cè)試接入點(diǎn)設(shè)備，其中所述輸入電路的自適應(yīng)均衡器包括一輸入端小信號(hào)放大器、多個(gè)級(jí)聯(lián)的傳輸延遲線、多個(gè)連接在傳輸延遲線輸出端的可變?cè)鲆娣糯笃?、一累加器、一時(shí)鐘恢復(fù)單元、多個(gè)級(jí)聯(lián)的觸發(fā)器、多個(gè)連接在觸發(fā)器輸出端的可變?cè)鲆娣糯笃饕约耙?DEF輸出緩沖器，所述第一直通通路的數(shù)據(jù)通路切換器耦合至所述DFE輸出緩沖器以及所述輸入端小信號(hào)放大器的輸出端。
3.如權(quán)利要求1所述的測(cè)試接入點(diǎn)設(shè)備，其中所述流量復(fù)制電路包括多個(gè)級(jí)聯(lián)的高速數(shù)據(jù)緩沖器構(gòu)成，將輸入端口的IOG數(shù)據(jù)流復(fù)制到多個(gè)輸出端口上。
4.如權(quán)利要求1所述的測(cè)試接入點(diǎn)設(shè)備，其中所述流量復(fù)制電路工作在IOGbps速率上。
5.如權(quán)利要求1所述的測(cè)試接入點(diǎn)設(shè)備，其中所述輸出電路的輸出預(yù)加重電路包括一輸入均衡器、一時(shí)鐘數(shù)據(jù)恢復(fù)電路、多個(gè)寄存器、多個(gè)乘法器、多個(gè)級(jí)聯(lián)的加法器以及一輸出端多路復(fù)用器，所述輸出端多路復(fù)用器耦合于所述輸入均衡器的輸出端上以及所述多個(gè)級(jí)聯(lián)的加法器的最后一級(jí)加法器的輸出端上。
6.如權(quán)利要求1所述的測(cè)試接入點(diǎn)設(shè)備，其中控制電路包括微處理器和周邊電路，所述周邊電路包括隨機(jī)訪問(wèn)存儲(chǔ)器、只讀存儲(chǔ)器、以太網(wǎng)接口和相應(yīng)的以太網(wǎng)控制器芯片。
專利摘要本實(shí)用新型提供一種測(cè)試接入點(diǎn)設(shè)備。本實(shí)用新型解決的問(wèn)題是通過(guò)判斷接口的類型，自動(dòng)識(shí)別端口類型，并根據(jù)端口類型選擇輸入輸出端是否進(jìn)行自適應(yīng)均衡，預(yù)加重以及時(shí)鐘恢復(fù)等操作，一方面簡(jiǎn)化了系統(tǒng)的使用，另一方面也可以節(jié)省功耗，達(dá)到節(jié)能減排的目的；此外，通過(guò)數(shù)據(jù)通路的切換，還可以節(jié)省數(shù)據(jù)傳輸延遲。
文檔編號(hào)H04L12/26GK202906937SQ20122020654
公開(kāi)日2013年4月24日 申請(qǐng)日期2012年5月10日 優(yōu)先權(quán)日2012年5月10日
發(fā)明者李彧, 許迎春, 苗澎, 沈文博, 陳祝清 申請(qǐng)人:南京英飛諾網(wǎng)絡(luò)科技有限公司